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參數(shù)資料
| 型號(hào)： | OR3T55-4PS240I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP240 |
| 封裝： | SQFP-240 |
| 文件頁數(shù)： | 202/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4PS240I |
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Lucent Technologies Inc.
91
Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
FPGA Configuration Modes (continued)
Note: FPGA shown as a memory-mapped peripheral using CS0 and
CS1. Other decoding schemes are possible using CS0 and/or
CS1.
Figure 57.
PowerPC/MPI Configuration Schematic
Note: FPGA shown as only system peripheral with fixed chip select
signals. For multiperipheral systems, address decoding and/
or latching can be used to implement chip selects.
Figure 58.
i960/MPI Configuration Schematic
Configuration readback can also be performed via the
MPI
when it is in user mode. The MPI is enabled in
user mode by setting the MP_USER bit to 1 in the con-
figuration control register prior to the start of configura-
tion or through a configuration option. To perform
readback, the host processor writes the 14-bit read-
back start address to the readback address registers
and sets the RD_CFG bit to 0 in the configuration con-
trol register. Readback data is returned 8 bits at a time
to the readback data register and is valid when the
DATA_RDY bit of the status register is 1. A flow chart of
the MPI readback operation is shown in Figure 60. The
RD_DATA pin used for dedicated FPGA readback is
invalid during MPI readback.
5-5763(F)
Figure 59. Configuration Through MPI
DOUT
CCLK
D[7:0]
A[4:0]
MPI_CLK
MPI_RW
MPI_ACK
MPI_BI
MPI_IRQ
MPI_STRB
CS0
CS1
HDC
LDC
D[7:0]
A[27:31]
CLKOUT
RD/WR
TA
BI
IRQx
TS
A26
A25
TO DAISY-
CHAINED
DEVICES
POWERPC
ORCA
8
FPGA
SERIES 3
DONE
INIT
DOUT
CCLK
D[7:0]
MPI_CLK
MPI_RW
MPI_ACK
MPI_IRQ
MPI_ALE
MPI_BE1
HDC
LDC
TO DAISY-
CHAINED
DEVICES
ORCA
8
FPGA
SERIES 3
DONE
INIT
AD[7:0]
CLKIN
W/R
RDYRCV
XINTx
ALE
BE1
i960
CS1
CS0
i960 SYSTEM CLOCK
VDD
MPI_BE0
BE0
MPI_STRB
ADS
POWER ON WITH
WRITE CONFIGURATION
READ STATUS REGISTER
INIT = 1?
NO
READ STATUS REGISTER
BIT STREAM ERROR?
DATA_RDY = 1?
WRITE DATA TO
DONE = 1?
DONE
ERROR
YES
NO
YES
NO
VALID M[3:0]
CONTROL REGISTER BITS
CONFIGURATION DATA REG
5-5761(F)
5-5762(F)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T55-4PS240 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP240 |
| OR3T80-4PS240I | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240 |
| OR3T80-4PS240 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP240 |
| OR3C80-4B432 | FPGA, 484 CLBS, 58000 GATES, PBGA432 |
| OR3C80-4B600 | FPGA, 484 CLBS, 58000 GATES, PBGA600 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T55-5BA256 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5PS208 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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