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參數(shù)資料
| 型號(hào)： | OR3T55-4PS208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 27/210頁 |
| 文件大小： | 2138K |
| 代理商： | OR3T55-4PS208I |
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Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
122
Lucent Technologies Inc.
Timing Characteristics (continued)
Notes:
The pin-to-pin timing parameters in this table should be used instead of results reported by ORCA Foundry.
The ECLK delays are to all of the PIOs on one side of the device for middle pin input, or two sides of the device for corner pin input. The delay
includes both the input buffer delay and the clock routing to the PIO clock input.
Shaded values are advance information and are valid for OR3Txxx devices only.
Figure 75. Input to ExpressCLK Setup/Hold Time
Table 56. OR3C/Txxx Input to ExpressCLK (ECLK) Fast-Capture Setup/Hold Time (Pin-to-Pin)
OR3Cxx Commercial: VDD = 5.0 V ± 5%, 0 °C
< TA < 70 °C; Industrial: VDD = 5.0 V ± 10%, –40 °C < TA < +85 °C.
OR3Txxx Commercial: VDD = 3.0 V to 3.6 V, 0 °C
< TA < 70 °C; Industrial: VDD = 3.0 V to 3.6 V, –40 °C < TA < +85 °C.
Description
(TJ = 85 °C, VDD = min)
Device
Speed
Unit
-4
-5
-6
Min
Max
Min
Max
Min
Max
Input to ECLK Setup Time (middle ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
2.52
2.31
TBD
—
1.83
1.72
TBD
—
1.61
1.60
TBD
—
ns
Input to ECLK Setup Time (middle ECLK pin, delayed
data input)
OR3C/T55
OR3C/T80
OR3T125
9.70
9.48
TBD
—
9.27
9.17
TBD
—
8.32
8.31
TBD
—
ns
Input to ECLK Setup Time (corner ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
1.49
0.76
TBD
—
0.95
0.42
TBD
—
0.85
0.63
TBD
—
ns
Input to ECLK Setup Time (corner ECLK pin, delayed
data input)
OR3C/T55
OR3C/T80
OR3T125
8.66
7.93
TBD
—
8.39
7.86
TBD
—
7.72
7.32
TBD
—
ns
Input to ECLK Hold Time (middle ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to ECLK Hold Time (middle ECLK pin, delayed
data input)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to ECLK Hold Time (corner ECLK pin)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Input to ECLK Hold Time (corner ECLK pin, delayed
data input)
OR3C/T55
OR3C/T80
OR3T125
0.00
TBD
—
0.00
TBD
—
0.00
TBD
—
ns
Q
D
ECLK
INPUT
5-4847(F).a
PIO ECLK LATCH
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| OR3T55-4PS208 | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP208 |
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| OR3T80-4PS208 | FPGA, 484 CLBS, 58000 GATES, 80 MHz, PQFP208 |
| OR3T125-4PS240I | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
| OR3T125-4PS240 | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP240 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| OR3T55-4PS240I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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| OR3T55-5BA256I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T55-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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