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參數(shù)資料
| 型號： | OR3T55-4PS208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 177/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4PS208I |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
69
Programmable Clock Manager (PCM):
Advance Information
The
ORCA Programmable Clock Manager (PCM) is a
special function block that is used to modify or condi-
tion clock signals for optimum system performance.
Some of the functions that can be performed with the
PCM
are clock skew reduction, duty-cycle adjustment,
clock multiplication, clock delay reduction, and clock
phase adjustment. By using PLC logic resources in
conjunction with the PCM, many other functions, such
as frequency synthesis, are possible.
There are two PCMs on each Series 3 device, one in
the lower left corner and one in the upper right corner.
Each PCM can take a clock input from the ExpressCLK
pad in its corner or from general routing resources.
There are also two input sources that provide feedback
to the PCM from the PLC array. One of these is a dedi-
cated corner ExpressCLK feedback, and the other is
from general routing. The PCM sources two clock out-
puts, one to the corner ExpressCLK that feeds the
CLKCNTRL blocks on the two sides adjacent to the
PCM
, and one to the system clock spine network
through general routing. Figure 45 shows a high-level
block diagram of the PCM.
Functionality of the PCM is programmed during opera-
tion through a read/write interface internal to the FPGA
array or via the configuration bit stream. The internal
FPGA interface comprises write enable and read
enable signals, a 3-bit address bus, an 8-bit input (to
the PCM) data bus, and an 8-bit output data bus. There
is also a PCM output signal, LOCK, that indicates a sta-
ble output clock state. These signals are used to pro-
gram a series of registers to configure the PCM
functional core for the desired functionality.
Operation of the PCM is divided into two modes, delay-
locked loop (DLL) and phase-locked loop (PLL). Some
operations can be performed by either mode and some
are specific to a particular mode. These will be
described in each individual mode section. In general,
DLL mode is preferable to PLL mode for the same
function because it is less sensitive to input clock
noise.
In the discussions that follow, the duty cycle is the per-
cent of the clock period during which the output clock is
high.
Figure 45. PCM Block Diagram
USER CONTROL SIGNALS
PCM-FPGA
INTERFACE
PCM CORE
FUNCTIONS
ExpressCLK IN
GENERAL CLOCKIN
FEEDBACK
ExpressCLK
FEEDBACK CLOCK
FROM ROUTING
ExpressCLK OUT
SYSTEM CLOCK OUT
(FROM GENERAL ROUTING)
(TO GENERAL ROUTING)
5-5828(F)
相關(guān)PDF資料 |
PDF描述 |
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