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參數(shù)資料
| 型號： | OR3T55-4PS208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 324 CLBS, 40000 GATES, 80 MHz, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 173/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T55-4PS208I |
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Preliminary Data Sheet, Rev. 1
September 1998
ORCA Series 3 FPGAs
Lucent Technologies Inc.
65
Microprocessor Interface (MPI) (continued)
MPI Setup and Control
The MPI has a series of addressable registers that provide MPI control and status, configuration and readback
data transfer, FPGA device identification, and a dedicated user scratchpad register. All registers are 8 bits wide.
The address map for these registers and the user-logic address space are shown in Table 19, followed by descrip-
tions of the register and bit functions. Note that for all registers, the most significant bit is bit 7, and the least signif-
icant bit is bit 0.
Control Register 1
The MPI control register 1 is a read/write register. The host processor writes a control byte to configure the MPI. It
is readable by the host processor to verify the status of control bits previously written.
Table 19. MPI Setup and Control Registers
Address
(Hex)
Register
00
Control Register 1.
01
Control Register 2.
02
Scratchpad Register.
03
Status Register.
04
Configuration/Readback Data Register.
05
Readback Address Register 1 (bits [7:0]).
06
Readback Address Register 2 (bits [15:8]).
07
Device ID Register 1 (bits [7:0]).
08
Device ID Register 2 (bits [15:8]).
09
Device ID Register 3 (bits [23:16]).
0A
Device ID Register 4 (bits [31:24]).
0B—0F
Reserved.
10—1F
User-definable Address Space.
Table 20. MPI Control Register 1
Bit #
Description
Bit 0
GSR Input. Setting this bit to a 1 invokes a global set/reset on the FPGA. The host processor must
return this bit to a 0 to remove the GSR signal. GSR does not affect the registers at MPI addresses 0
through F hexadecimal or any configuration registers. Default state = 0.
Bit 1
Reserved.
Bit 2
Reserved.
Bit 3
Reserved.
Bit 4
Reserved.
Bit 5
RD_CFG
Input. Changing this bit to a 0 after configuration will initiate readback. The host processor
must return this bit to a 1 to remove the RD_CFG signal. Since this bit works exactly like the RD_CFG
input pin, please see the FPGA pin descriptions for more information on this signal. Default state = 1.
Bit 6
Reserved.
Bit 7
PRGM
Input. Setting this bit to a 0 causes the FPGA to begin configuration and resets the boundary-
scan circuitry. The host processor must return this bit to a 1 to remove the PRGM signal. Since this bit
works exactly like the PRGM input pin (except that it does not reset the MPI), please see the FPGA pin
descriptions for more information on this signal. Default state = 1.
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