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參數資料
| 型號： | OR3T1256PS208I-DB |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 186000 GATES, PQFP208 |
| 封裝： | PLASTIC, SQFP2-208 |
| 文件頁數： | 159/203頁 |
| 文件大?。?/td> | 1368K |
| 代理商： | OR3T1256PS208I-DB |
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Lattice Semiconductor
59
Data Sheet
November 2006
ORCA Series 3C and 3T FPGAs
Special Function Blocks (continued)
ORCA Series TAP Controller (TAPC)
The
ORCA Series TAP controller (TAPC) is a 1149.1/
D1 compatible test access port controller. The 16 JTAG
state assignments from the
IEEE 1149.1/D1 specica-
tion are used. The TAPC is controlled by TCK and TMS.
The TAPC states are used for loading the IR to allow
three basic functions in testing: providing test stimuli
(Update-DR), test execution (Run-Test/Idle), and
obtaining test responses (Capture-DR). The TAPC
allows the test host to shift in and out both instructions
and test data/results. The inputs and outputs of the
TAPC are provided in the table below. The outputs are
primarily the control signals to the instruction register
and the data register.
Table 15. TAP Controller Input/Outputs
The TAPC generates control signals that allow capture,
shift, and update operations on the instruction and data
registers. In the capture operation, data is loaded into
the register. In the shift operation, the captured data is
shifted out while new data is shifted in. In the update
operation, either the instruction register is loaded for
instruction decode, or the boundary-scan register is
updated for control of outputs.
The test host generates a test by providing input into
the
ORCA Series TMS input synchronous with TCK.
This sequences the TAPC through states in order to
perform the desired function on the instruction register
or a data register. Figure 39 provides a diagram of the
state transitions for the TAPC. The next state is deter-
mined by the TMS input value.
5-5370(F)
Figure 39. TAP Controller State Transition Diagram
Symbol
I/O
Function
TMS
I
Test Mode Select
TCK
I
Test Clock
PUR
I
Powerup Reset
PRGM
I
BSCAN Reset
TRESET
O
Test Logic Reset
Select
O
Select IR (High); Select-DR (Low)
Enable
O
Test Data Out Enable
Capture-DR
O
Capture/Parallel Load-DR
Capture-IR
O
Capture/Parallel Load-IR
Shift-DR
O
Shift Data Register
Shift-IR
O
Shift Instruction Register
Update-DR
O
Update/Parallel Load-DR
Update-IR
O
Update/Parallel Load-IR
SELECT-
DR-SCAN
CAPTURE-DR
SHIFT-DR
EXIT1-DR
PAUSE-DR
EXIT2-DR
UPDATE-DR
1
0
10
RUN-TEST/
IDLE
1
TEST-LOGIC-
RESET
SELECT-
IR-SCAN
CAPTURE-IR
SHIFT-IR
EXIT1-IR
PAUSE-IR
EXIT2-IR
UPDATE-IR
1
0
10
00
0
1
0
1
0
1
0
1
11
0
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PDF描述 |
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| OR3T1256PS240-DB | FPGA, 784 CLBS, 186000 GATES, PQFP240 |
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相關代理商/技術參數 |
參數描述 |
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| OR3T125-6PS240I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T1256PS240I-DB | 功能描述:FPGA - 現場可編程門陣列 6272 LUT 342 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| OR3T125-7BA352 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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