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參數(shù)資料
| 型號： | OR3T125-4PS208I |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP208 |
| 封裝： | SQFP-208 |
| 文件頁數(shù)： | 51/210頁 |
| 文件大?。?/td> | 2138K |
| 代理商： | OR3T125-4PS208I |
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144
Lucent Technologies Inc.
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
Special-Purpose Pins (continued)
CS0
, CS1
I
I/O
CS0
and CS1 are used in the asynchronous peripheral, slave parallel, and microprocessor
configuration modes. The FPGA is selected when CS0 is low and CS1 is high. During config-
uration, a pull-up is enabled.
After configuration, these pins are user-programmable I/O pins (see Note).
RD
/
MPI_STRB
I
I/O
RD
is used in the asynchronous peripheral configuration mode. A low on RD changes D7 into
a status output. As a status indication, a high indicates ready, and a low indicates busy. WR
and RD should not be used simultaneously. If they are, the write strobe overrides.
This pin is also used as the microprocessor interface (MPI) data transfer strobe. For
PowerPC, it is the transfer start (TS). For i960, it is the address/data strobe (ADS).
After configuration, if the MPI is not used, this pin is a user-programmable I/O pin (see Note).
WR
I
I/O
WR
is used in the asynchronous peripheral configuration mode. When the FPGA is selected,
a low on the write strobe, WR, loads the data on D[7:0] inputs into an internal data buffer. WR
and RD should not be used simultaneously. If they are, the write strobe overrides.
After configuration, this pin is a user-programmable I/O pin (see Note).
A[17:0]
O
I/O
During master parallel configuration mode, A[17:0] address the configuration EPROM. In
microprocessor interface (MPI) mode, many of the A[n] pins have alternate uses as described
below. See the Special Function Blocks section for more MPI information. During configura-
tion, if not in master parallel or an MPI configuration mode, these pins are 3-stated with a pull-
up enabled.
After configuration, the pins are user-programmable I/O pins (see Note).
Pin Information (continued)
Table 68. Pin Descriptions (continued)
Symbol
I/O
Description
Note: The FPGA States of Operation section contains more information on how to control these signals during start-up. The timing of DONE
release is controlled by one set of bit stream options, and the timing of the simultaneous release of all other configuration pins (and the
activation of all user I/Os) is controlled by a second set of options.
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| OR3T125-5BA352I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432 | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
| OR3T125-5BC432I | 制造商:AGERE 制造商全稱:AGERE 功能描述:3C and 3T Field-Programmable Gate Arrays |
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