參數(shù)資料
型號(hào)： OR3C80-5BC600I
元件分類： FPGA
英文描述： FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600
封裝： BGA-600
文件頁(yè)數(shù)： 146/210頁(yè)
文件大?。?/td> 2138K
代理商： OR3C80-5BC600I
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40
Lucent Technologies Inc.
Preliminary Data Sheet, Rev. 1
ORCA Series 3 FPGAs
September 1998
Programmable Input/Output Cells
(continued)
PIO Logic Function Generator
The PIO logic block can also generate logic functions
based on the signals on the OUT2 and CLK ports of
the PIO. The functions are AND, NAND, OR, NOR,
XOR, and XNOR. Table 10 is provided as a summary
of the PIO logic options.
PIO Register Control Signals
As discussed in the Inputs and Outputs subsections,
the PIO latches/FFs have various clock, clock enable
(CE), local set/reset (LSR), and global set/reset
(GSRN) controls. Table 11 provides a summary of
these control signals and their effect on the PIO
latches/FFs. Note that all control signals are optionally
invertible.
Table 10. PIO Logic Options
Option
Description
OUT1OUTREG
Data at OUT1 output when clock
low, data at FF out when clock
high.
OUT2OUTREG
Data at OUT2 output when clock
low, data at FF out when clock
high.
OUT1OUT2
Data at OUT1 output when clock
low, data at OUT2 when clock
high.
AND
Output logical AND of signals on
OUT2 and clock.
NAND
Output logical NAND of signals
on OUT2 and clock.
OR
Output logical OR of signals on
OUT2 and clock.
NOR
Output logical NOR of signals on
OUT2 and clock.
XOR
Output logical XOR of signals on
OUT2 and clock.
XNOR
Output logical XNOR of signals
on OUT2 and clock.
Table 11. PIO Register Control Signals
Control Signal
Effect/Functionality
ExpressCLK
Clocks input fast-capture latch;
optionally clocks output FF.
System Clock
(SCLK)
Clocks input latch/FF; optionally
clocks output FF.
Clock Enable
(CE)
Optionally enables/disables input
FF (not available for input latch
mode); optionally enables/dis-
ables output FF; separate CE
inversion capability for input and
output.
Local Set/Reset
(LSR)
Option to disable; affects both
input latch/FF and output FF if
enabled.
Global Set/Reset
(GSRN)
Option to enable or disable per
PIO after initial configuration.
Set/Reset Mode
Both the input latch/FF and the
output FF are individually set or
reset by both the LSR and GSRN
inputs.
相關(guān)PDF資料
PDF描述
OR3T125-4BC600I FPGA, 784 CLBS, 92000 GATES, 80 MHz, PBGA600
OR3T80-4BC600I FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600
OR3T80-5BC600I FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600
OR3T80-6BC600I FPGA, 484 CLBS, 58000 GATES, 80 MHz, PBGA600
OR3T125-4PS208I FPGA, 784 CLBS, 92000 GATES, 80 MHz, PQFP208
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