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參數(shù)資料
| 型號： | NT5CB256M4AN-BF |
| 廠商： | NANYA TECHNOLOGY CORP |
| 元件分類： | DRAM |
| 英文描述： | DDR DRAM, PBGA78 |
| 封裝： | 0.80 MM PITCH, ROHS COMPLIANAT, WBGA-78 |
| 文件頁數(shù)： | 18/106頁 |
| 文件大?。?/td> | 2599K |
| 代理商： | NT5CB256M4AN-BF |
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1Gb DDR3 SDRAM A-Die
NT5CB256M4AN / NT5CB128M8AN / NT5CB64M16AP
19
REV 1.2
01 / 2009
Mode Register MR2
The Mode Register MR2 stores the data for controlling refresh related features, Rtt_WR impedance, and CAS write latency. The Mode
Register 2 is written by asserting low on
, , , high on BA1 and low on BA0 and BA2, while controlling the states of
address pins according to the table below.
A0
A1
A2
A3
A 4
A 5
A 6
A7
A8
A9
A 10
A11
A12
A13
BA0
BA 1
BA 2
Address Filed
MRS mode
BA0
BA1
MR0
0
1
0
MRS mode
0
1
*
* BA2, A5, A8, A13 are reserved for future use and must be set to
0 when programming the MR .
** The Rtt _WR value can be applied during writes even when Rtt
_Nom is disabled . During write leveling , Dynamic ODT is
not available .
MR1
MR2
MR3
CAS Write Latency
A3
A 4
0
6
(2.5ns >tCK(avg)>=1.875ns)
0
CAS Write Latency
5
(tCK(avg)>=2.5ns)
A5
0
1
0
1
0
1
0
1
0
1
0
1
7
(1.875ns>tCK(avg) >=1.5ns)
8
(1.5ns>tCK(avg)>=1.25ns)
Reserved
PASR
A0
A 1
0
Half Array
(000, 001,010,011 )
0
PASR
Full Array
A2
0
1
0
1
0
1
0
1
0
1
0
1
Quarter Array
(000,001)
1/ 8
th Array (000)
3/ 4 array
(010, 011, 100, 101,
110 , 111)
Half array
(100, 101, 110, 111)
Quarter array
(110, 111)
1/8
th array (111)
ASR
A6
Manual Self Refresh Reference
0
ASR Enable
1
Auto Self Refresh
SRT
A 7
Normal Operating temperature
range
0
Extended operating temperature
range
1
Self-Refresh Temperature Range
A9
A10
Dynamic ODT off (Write does
not affect RTT value )
0
1
0
1
RZQ/ 4
Reserved
Rtt_WR**
Rtt _WR
RZQ /2
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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