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參數資料
| 型號： | MSC7116VF1000 |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Low-Cost 16-bit DSP with DDR Controller and 10/100 Mbps Ethernet MAC |
| 中文描述： | 低成本16位數字信號處理器與DDR控制器和10/100 Mbps以太網MAC |
| 文件頁數： | 37/56頁 |
| 文件大?。?/td> | 719K |
| 代理商： | MSC7116VF1000 |
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MSC7116 10/100 Mbps Ethernet MAC Data Sheet, Rev. 11
Freescale Semiconductor
37
2.5.9
UART Timing
2.5.10
EE Timing
Figure 24
shows the signal behavior of the
EE
pin.
Table 27. UART Timing
No.
Characteristics
Expression
Min
Max
Unit
—
—
400
401
402
Internal bus clock (APBCLK)
Internal bus clock period (1/APBCLK)
URXD and UTXD inputs high/low duration
URXD and UTXD inputs rise/fall time
UTXD output rise/fall time
F
CORE
/2
T
APBCLK
16
×
T
APBCLK
—
7.52
120.3
—
—
133
—
—
5
5
MHz
ns
ns
ns
ns
Figure 21. UART Input Timing
Figure 22. UART Output Timing
Table 28. EE0 Timing
Number
Characteristics
Type
Min
65
66
EE0 input to the core
EE0 output from the core
The core clock is the SC1400 core clock. The ratio between the core clock and CLKOUT is configured during power-on-reset.
Configure the direction of the EE pin in the EE_CTRL register (see the
SC140/SC1400 Core Reference Manual
for details.
Refer to
Table 1-11
on page 1-16 for details on EE pin functionality.
Asynchronous
Synchronous to core clock
4 core clock periods
1 core clock period
Notes:
1.
2.
3.
Figure 23. EE Pin Timing
UTXD, URXD
400
inputs
400
401
401
UTXD
Output
402
402
EE0 In
65
EE0 Out
66
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PDF描述 |
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參數描述 |
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