參數(shù)資料
型號: MPC9352FAR2
廠商: MOTOROLA INC
元件分類: 時鐘及定時
英文描述: PLL BASED CLOCK DRIVER, 11 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封裝: LQFP-32
文件頁數(shù): 16/16頁
文件大?。?/td> 188K
代理商: MPC9352FAR2
MPC9352
TIMING SOLUTIONS
9
MOTOROLA
Example Configurations for the MPC9352
Figure 3. MPC9352 Default Configuration
Figure 4. MPC9352 Zero Delay Buffer Configuration
Figure 5. MPC9352 Default Configuration
Figure 6. MPC9352 Zero Delay Buffer Config. 2
MPC9352
fref = 100 MHz
100 MHz
100 MHz (Feedback)
200 MHz
MPC9352 default configuration (feedback of QB0 = 100 MHz).
All control pins are left open.
MPC9352
fref = 62.5 MHz
62.5 MHz
62.5 MHz (Feedback)
62.5 MHz
MPC9352 zero–delay (feedback of QB0 = 62.5 MHz). All
control pins are left open except FSELC = 1. All outputs
are locked in frequency and phase to the input clock.
Frequency range
Min
Max
Input
50 MHz
100 MHz
QA outputs
50 MHz
10 MHz
QB outputs
50 MHz
100 MHz
QC outputs
100 MHz
200 MHz
Frequency range
Min
Max
Input
50 MHz
100 MHz
QA outputs
50 MHz
10 MHz
QB outputs
50 MHz
100 MHz
QC outputs
50 MHz
100 MHz
Frequency range
Min
Max
Input
25 MHz
50 MHz
QA outputs
50 MHz
10 MHz
QB outputs
50 MHz
100 MHz
QC outputs
100 MHz
200 MHz
Frequency range
Min
Max
Input
25 MHz
50 MHz
QA outputs
25 MHz
50 MHz
QB outputs
25 MHz
50 MHz
QC outputs
25 MHz
50 MHz
CCLK
FB_IN
FSELA
FSELB
FSELD
F_RANGE
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QA4
CCLK
FB_IN
FSELA
FSELB
FSELC
F_RANGE
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QA4
VCC
MPC9352
fref = 33.3 MHz
33.3 MHz
33.3 MHz (Feedback)
33.3 MHz
MPC9352 zero–delay (feedback of QB0 = 33.3 MHz).
Equivalent to Table 2 except F_RANGE = 1 enabling a
lower input and output clock frequency.
CCLK
FB_IN
FSELA
FSELB
FSELC
F_RANGE
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QA4
VCC
MPC9352
fref = 33.3 MHz
33.3 MHz
50 MHz
33.3 MHz (Feedback)
100 MHz
MPC9352 configuration to multiply the reference frequency
by 3, 3
÷2 and 1. PLL feedback of QA4 = 33.3 MHz.
CCLK
FB_IN
FSELA
FSELB
FSELC
F_RANGE
QA0
QA1
QA2
QA3
QB0
QB1
QB2
QB3
QC0
QC1
QA4
VCC
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PDF描述
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