參數(shù)資料
型號： MPC8540PXALDB
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, 667 MHz, MICROPROCESSOR, PBGA783
封裝： 29 X 29 MM, 3.75 MM HEIGHT, 1 MM PITCH, FLIP CHIP, PLASTIC, BGA-783
文件頁數(shù)： 40/104頁
文件大小： 2133K
代理商： MPC8540PXALDB
MPC8540 Integrated Processor Hardware Specifications, Rev. 3.1
40
Freescale Semiconductor
Local Bus
Table 36 describes the general timing parameters of the local bus interface of the MPC8540 with the DLL bypassed.
Table 36. Local Bus General Timing Parameters - DLL Bypassed
Parameter
POR Configuration
Symbol 1
Min
Max
Unit
Notes
Local bus cycle time
tLBK
6.0
—
ns
2
LCLK[n] skew to LCLK[m] or
LSYNC_OUT
tLBKSKEW
—
150
ps
3
Input setup to local bus clock
(except LUPWAIT)
tLBIVKH1
5.7
—
ns
4, 5
LUPWAIT input setup to local bus
clock
tLBIVKH2
5.6
—
ns
4, 5
Input hold from local bus clock
(except LUPWAIT)
tLBIXKH1
-1.8
—
ns
4, 5
LUPWAIT input hold from local bus
clock
tLBIXKH2
-1.3
—
ns
4, 5
LALE output transition to LAD/LDP
output transition (LATCH hold time)
tLBOTOT
1.5
—
ns
6
Local bus clock to output valid
(except LAD/LDP and LALE)
TSEC2_TXD[6:5] = 00
tLBKHOV1
—
-0.3
ns
TSEC2_TXD[6:5] = 11
(default)
1.2
Local bus clock to data valid for
LAD/LDP
TSEC2_TXD[6:5] = 00
tLBKHOV2
—
-0.1
ns
4
TSEC2_TXD[6:5] = 11
(default)
1.4
Local bus clock to address valid for
LAD, and LALE
TSEC2_TXD[6:5] = 00
tLBKHOV3
—
0
ns
4
TSEC2_TXD[6:5] = 11
(default)
1.5
Output hold from local bus clock
(except LAD/LDP and LALE)
TSEC2_TXD[6:5] = 00
tLBKHOX1
-3.2
—
ns
4
TSEC2_TXD[6:5] = 11
(default)
-2.3
Output hold from local bus clock for
LAD/LDP
TSEC2_TXD[6:5] = 00
tLBKHOX2
-3.2
—
ns
4
TSEC2_TXD[6:5] = 11
(default)
-2.3
Local bus clock to output high
Impedance (except LAD/LDP and
LALE)
TSEC2_TXD[6:5] = 00
tLBKHOZ1
—
0.2
ns
7
TSEC2_TXD[6:5] = 11
(default)
1.5
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PDF描述
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