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參數(shù)資料
| 型號： | MPC8313E-RDBB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 80/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD CPU 8313E VER 2.1 |
| 標準包裝： | 1 |
| 系列： | PowerQUICC II™ PRO |
| 類型： | MPU |
| 適用于相關(guān)產(chǎn)品： | MPC8313E |
| 所含物品： | 板 |
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MPC8313E PowerQUICC II Pro Processor Hardware Specifications, Rev. 4
Freescale Semiconductor
81
20.2
Core PLL Configuration
RCWL[COREPLL] selects the ratio between the internal coherent system bus clock (csb_clk) and the e300
core clock (core_clk). This table shows the encodings for RCWL[COREPLL]. COREPLL values that are
not listed in this table should be considered as reserved.
NOTE
Core VCO frequency = core frequency
VCO divider. The VCO divider,
which is determined by RCWLR[COREPLL], must be set properly so that
the core VCO frequency is in the range of 400–800 MHz.
Table 67. e300 Core PLL Configuration
RCWL[COREPLL]
core_clk : csb_clk Ratio1
VCO Divider (VCOD)3
0–1
2–5
6
nn
0000
0
PLL bypassed
(PLL off, csb_clk clocks core directly)
PLL bypassed
(PLL off, csb_clk clocks core directly)
11
nnnn
nn/a
n/a
00
0001
01:1
2
01
0001
01:1
4
10
0001
01:1
8
00
0001
1
1.5:1
2
01
0001
1
1.5:1
4
10
0001
1
1.5:1
8
00
0010
02:1
2
01
0010
02:1
4
10
0010
02:1
8
00
0010
1
2.5:1
2
01
0010
1
2.5:1
4
10
0010
1
2.5:1
8
00
0011
03:1
2
01
0011
03:1
4
10
0011
03:1
8
Note:
1. For core_clk:csb_clk ratios of 2.5:1 and 3:1, the core_clk must not exceed its maximum operating frequency of 333 MHz.
2. Core VCO frequency = core frequency
VCO divider. Note that VCO divider has to be set properly so that the core VCO
frequency is in the range of 400–800 MHz.
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