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參數(shù)資料
| 型號： | MPC8313E-RDBB |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 13/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD CPU 8313E VER 2.1 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | PowerQUICC II™ PRO |
| 類型： | MPU |
| 適用于相關(guān)產(chǎn)品： | MPC8313E |
| 所含物品： | 板 |
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MPC8313E PowerQUICC II Pro Processor Hardware Specifications, Rev. 4
20
Freescale Semiconductor
NOTE
For the ADDR/CMD setup and hold specifications in Table 21, it is
assumed that the clock control register is set to adjust the memory clocks by
1/2 applied cycle.
This figure shows the DDR SDRAM output timing for the MCK to MDQS skew measurement
(tDDKHMH).
Figure 5. Timing Diagram for tDDKHMH
This figure shows the DDR and DDR2 SDRAM output timing diagram.
Figure 6. DDR and DDR2 SDRAM Output Timing Diagram
MDQS
MCK[n]
tMCK
MDQS
tDDKHMH(min) = –0.6 ns
tDDKHMH(max) = 0.6 ns
ADDR/CMD
tDDKHAS,tDDKHCS
tDDKHMH
tDDKLDS
tDDKHDS
MDQ[x]
MDQS[n]
MCK[n]
tMCK
tDDKLDX
tDDKHDX
D1
D0
tDDKHAX, tDDKHCX
Write A0
NOOP
tDDKHME
tDDKHMP
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