參數(shù)資料
型號： MFR4300
廠商： 飛思卡爾半導(dǎo)體(中國)有限公司
英文描述： FlexRay Communication Controllers
中文描述： FlexRay通信控制器
文件頁數(shù)： 83/266頁
文件大小： 1443K
代理商： MFR4300
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FlexRay Module (FLEXRAYV2)
MFR4300 Data Sheet, Rev. 1
Freescale Semiconductor
83
3.3.2.14
Protocol Interrupt Enable Register 1 (PIER1)
10
MOC_IE
Missing Offset Correction Interrupt Enable
— This bit controls MOC_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Clock Correction Limit Reached Interrupt Enable
— This bit controls CCL_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Max Sync Frames Detected Interrupt Enable
— This bit controls MXS_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Media Access Test Symbol Received Interrupt Enable
— This bit controls MTX_IF interrupt request
generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
pLatestTx
Violation on Channel B Interrupt Enable
— This bit controls LTXB_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
pLatestTx
Violation on Channel A Interrupt Enable
— This bit controls LTXA_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Transmission across boundary on channel B Interrupt Enable
— This bit controls TBVB_IF interrupt
request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Transmission across boundary on channel A Interrupt Enable
— This bit controls TBVA_IF interrupt request
generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Timer 2 Expired Interrupt Enable
— This bit controls TI1_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Timer 1 Expired Interrupt Enable
— This bit controls TI1_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
Cycle Start Interrupt Enable
— This bit controls CYC_IF interrupt request generation.
0 interrupt request generation disabled
1 interrupt request generation enabled
9
CCL_IE
8
MXS_IE
7
MTX_IE
6
LTXB_IE
5
LTXA_IE
4
TBVB_IE
3
TBVA_IE
2
TI2_IE
1
TI1_IE
0
CYS_IE
0x001E
Write: Any Time
15
14
IPC
_IE
13
12
11
10
9
8
7
0
6
0
5
4
3
0
2
0
1
0
0
0
R EMC
_IE
W
Reset
PECF
_IE
PSC
_IE
SSI3
_IE
SSI2
_IE
SSI1
_IE
SSI0
_IE
EVT
_IE
ODT
_IE
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
Figure 3-13. Protocol Interrupt Enable Register 1 (PIER1)
Table 3-19. PIER0 Field Descriptions (Continued)
Field
Description
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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