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參數(shù)資料
| 型號(hào)： | MCF5307FT90B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 90 MHz, RISC PROCESSOR, PQFP208 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 211/502頁 |
| 文件大小： | 4488K |
| 代理商： | MCF5307FT90B |
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Chapter 12. DMA Controller Module
12-11
DMA Controller Module Functional Description
12.4.6 DMA Interrupt Vector Registers (DIVR0–DIVR3)
The contents of a DMA interrupt vector register (DIVRn), Figure 12-10, are driven onto the
internal bus in response to an interrupt acknowledge cycle.
12.5 DMA Controller Module Functional Description
In the following discussion, the term ‘DMA request’ implies that DCR[START] or
DCR[EEXT] is set, followed by assertion of DREQ. The START bit is cleared when the
channel begins an internal access.
Before initiating a dual-address access, the DMA module veries that DCR[SSIZE,DSIZE]
are consistent with the source and destination addresses. If the source and destination are
not the same size, the conguration error bit, DSR[CE], is also set. If misalignment is
detected, no transfer occurs, CE is set, and, depending on the DCR conguration, an
interrupt event is issued. Note that if the auto-align bit, DCR[AA], is set, error checking is
performed on appropriate registers.
A read/write transfer reads bytes from the source address and writes them to the destination
address. The number of bytes is the larger of the sizes specied by SSIZE and DSIZE. See
Source and destination address registers (SAR and DAR) can be programmed in the DCR
2
REQ
Request
0 No request is pending or the channel is currently active. Cleared when the channel is selected.
1 The DMA channel has a transfer remaining and the channel is not selected.
1
BSY
Busy
0 DMA channel is inactive. Cleared when the DMA has nished the last transaction.
1 BSY is set the rst time the channel is enabled after a transfer is initiated.
0
DONE
Transactions done. Set when all DMA controller transactions complete normally, as determined by
transfer count and error conditions. When BCR reaches zero, DONE is set when the nal transfer
completes successfully. DONE can also be used to abort a transfer by resetting the status bits.
When a transfer completes, software must clear DONE before reprogramming the DMA.
0 Writing or reading a 0 has no effect.
1 DMA transfer completed. Writing a 1 to this bit clears all DMA status bits and can be used as an
interrupt handler to clear the DMA interrupt and error bits.
7
0
Field
Interrupt Vector Bits
Reset
0000_1111
R/W
Address
MBAR + 0x314, 0x354, 0x394, 0x3D4
Figure 12-10. DMA Interrupt Vector Registers (DIVRn)
Table 12-4. DSRn Field Descriptions (Continued)
Bits
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5328CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5329CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5328CVM240J | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5327CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA196 |
| MCF53281CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5307TR | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:UART MODULE |
| MCF5327 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5327CVM240 | 功能描述:微處理器 - MPU MCF5329 V2-CORE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5327CVM240J | 制造商:Freescale Semiconductor 功能描述:MPC5XXX RISC 32-BIT CMOS 240MHZ 196-PIN MA-BGA TRAY - Trays |
| MCF5328 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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