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參數(shù)資料
| 型號(hào)： | MCF5307FT90B |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 90 MHz, RISC PROCESSOR, PQFP208 |
| 封裝： | 28 X 28 MM, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 176/502頁 |
| 文件大?。?/td> | 4488K |
| 代理商： | MCF5307FT90B |
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Chapter 11. Synchronous/Asynchronous DRAM Controller Module
11-23
Synchronous Operation
11.4.4 General Synchronous Operation Guidelines
To reduce system logic and to support a variety of SDRAM sizes, the DRAM controller
provides SDRAM control signals as well as a multiplexed row address and column address
to the SDRAM.
When SDRAM blocks are accessed, the DRAM controller can operate in either burst or
continuous page mode. The following sections describe the DRAM controller interface to
SDRAM, the supported bus transfers, and initialization.
11.4.4.1 Address Multiplexing
Table 11-6 shows the generic address multiplexing scheme for SDRAM congurations. All
possible address connection congurations can be derived from this table.
The following tables provide a more comprehensive, step-by-step way to determine the
correct address line connections for interfacing the MCF5307 to SDRAM. To use the
Table 11-14. DMR0/DMR1 Field Descriptions
Bits
Name
Description
31–18
BAM
Base address mask. Masks the associated DACRn[BA]. Lets the DRAM controller connect to various
DRAM sizes. Mask bits need not be contiguous (see Section 11.5, “SDRAM Example.”)
0 The associated address bit is used in decoding the DRAM hit to a memory block.
1 The associated address bit is not used in the DRAM hit decode.
17–9
—
Reserved, should be cleared.
8
WP
Write protect. Determines whether the associated block of DRAM is write protected.
0 Allow write accesses
1 Ignore write accesses. The DRAM controller ignores write accesses to the memory block and an
address exception occurs. Write accesses to a write-protected DRAM region are compared in the
chip select module for a hit. If no hit occurs, an external bus cycle is generated. If this external bus
cycle is not acknowledged, an access exception occurs.
7
—
Reserved, should be cleared.
6–1AMx
Address modier masks. Determine which accesses can occur in a given DRAM block.
0 Allow access type to hit in DRAM
1 Do not allow access type to hit in DRAM
Bit
Associated Access Type
Access Denition
C/I
CPU space/interrupt acknowledge
MOVEC instruction or interrupt acknowledge cycle
AM
Alternate master
External or DMA master
SC
Supervisor code
Any supervisor-only instruction access
SD
Supervisor data
Any data fetched during the instruction access
UC
User code
Any user instruction
UD
User data
Any user data
0
V
Valid. Cleared at reset to ensure that the DRAM block is not erroneously decoded.
0 Do not decode DRAM accesses.
1 Registers controlling the DRAM block are initialized; DRAM accesses can be decoded.
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCF5328CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5329CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5328CVM240J | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
| MCF5327CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA196 |
| MCF53281CVM240 | 32-BIT, 240 MHz, RISC PROCESSOR, PBGA256 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MCF5307TR | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:UART MODULE |
| MCF5327 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
| MCF5327CVM240 | 功能描述:微處理器 - MPU MCF5329 V2-CORE RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時(shí)鐘頻率:536 MHz 程序存儲(chǔ)器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MCF5327CVM240J | 制造商:Freescale Semiconductor 功能描述:MPC5XXX RISC 32-BIT CMOS 240MHZ 196-PIN MA-BGA TRAY - Trays |
| MCF5328 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:ColdFire㈢ Microprocessor |
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