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參數(shù)資料
| 型號： | MCF5272VM66J |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 125/544頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 32BIT 66MHZ 196-MAPBGA |
| 標準包裝： | 126 |
| 系列： | MCF527x |
| 核心處理器： | Coldfire V2 |
| 芯體尺寸： | 32-位 |
| 速度： | 66MHz |
| 連通性： | EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB |
| 外圍設(shè)備： | DMA，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器容量： | 16KB（4K x 32） |
| 程序存儲器類型： | ROM |
| RAM 容量： | 1K x 32 |
| 電壓 - 電源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 振蕩器型： | 外部 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 196-LBGA |
| 包裝： | 托盤 |
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SDRAM Controller
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
9-20
Freescale Semiconductor
9.10.3
SDRAM Refresh Timing
SDRAM writes all of its on-chip RAM page buffers into the SDRAM array. SDTR[RP] determines the
number of dead cycles after a precharge. Note that self refresh occurs during T3. In refresh state, SDRAM
cannot accept any other command.
Figure 9-13. SDRAM Refresh Cycle
T0
T1
T2
T3
T4
T5
T6
T7
T8
T9
SDCLK
SDADR[13:0]
A10_PRECHG
SDBA[1:0]
SDCS
RAS0
SDWE
Precharge
All Banks
NOP
Auto
Refresh
CAS0
SDCLKE
(H)
Next Command
tRC
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