參數(shù)資料
型號： MC68HC05X4CDWR2
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 8-BIT, MROM, 2.2 MHz, MICROCONTROLLER, PDSO28
封裝： PLASTIC, SOIC-28
文件頁數(shù)： 58/168頁
文件大?。?/td> 656K
代理商： MC68HC05X4CDWR2
Index
MC68HC05X4 Rev 1.0
150
Index
MOTOROLA
N
N-bit in CCR . . . . . . . . . . . . . . . . . . . . . . . .33
negative flag . . . . . . . . . . . . . . . . . . . . . . . .33
non-volatile memory (NVM). . . . . . . . . . . . .60
normal mode 1 . . . . . . . . . . . . . . . . . . . . . .95
normal mode 2 . . . . . . . . . . . . . . . . . . . . . .95
O
OCF-bit in TSR . . . . . . . . . . . . . . . . . . . . .118
OCH/OCL — output compare registers. . .121
OCIE-bit in TCR . . . . . . . . . . . . . . . . . . . .117
OCM1, OCM0 bits in COCNTRL. . . . . . . . .94
OIE bit in CCNTRL . . . . . . . . . . . . . . . . . . .79
OIF bit in CINT . . . . . . . . . . . . . . . . . . . . . .87
OLVL-bit in TCR . . . . . . . . . . . . . . . . . . . .117
opcode map. . . . . . . . . . . . . . . . . . . . . . . . .48
operating modes . . . . . . . . . . . . . . . . . . . . .14
data retention mode . . . . . . . . . . . . . . . .56
entry conditions . . . . . . . . . . . . . . . . . . .14
low power modes . . . . . . . . . . . . . . . . . .55
single chip . . . . . . . . . . . . . . . . . . . . . . .14
STOP . . . . . . . . . . . . . . . . . . . . . . . . . . .55
WAIT . . . . . . . . . . . . . . . . . . . . . . . . . . .55
order numbers . . . . . . . . . . . . . . . . . . . . . .135
ordering information . . . . . . . . . . . . . . . . .134
literature distribution centers . . . . . . . .155
Mfax . . . . . . . . . . . . . . . . . . . . . . . . . . .156
Web server. . . . . . . . . . . . . . . . . . . . . .156
Web site . . . . . . . . . . . . . . . . . . . . . . . .156
OSC1/OSC2 . . . . . . . . . . . . . . . . . . . . . . . .25
oscillator connections . . . . . . . . . . . . . . . . .26
output compare . . . . . . . . . . . . . . . . . . . . .121
P
PA0–PA7. . . . . . . . . . . . . . . . . . . . . . . . . . .27
PADDR — port A data direction register . . .69
PADR — port A data register . . . . . . . . . . .68
PB0–PB7. . . . . . . . . . . . . . . . . . . . . . . . . . .27
PBDDR — port B data direction register . . .69
PBDR — port B data register . . . . . . . . . . .68
PCR — port configuration register . . . . . . .68
AWPS – port A WOI and pull-down select
. . . . . . . . . . . . . . . . . . . . . . . . . .69
BPDE – port B pull-down enable . . . . . . 69
BWE – port B WOI enable. . . . . . . . . . . 69
SLEEP – MCAN asleep flag . . . . . . . . . 68
TIMEN – timer enable . . . . . . . . . . 68, 112
WOIF – wired-OR interrupt flag . . . . . . . 68
pinout
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
pins
MDS/TCAP (VPP) . . . . . . . . . . . . . . . . . 25
OSC1/OSC2 . . . . . . . . . . . . . . . . . . . . . 25
PA0–PA7/PB0–PB7 . . . . . . . . . . . . . . . 27
RESET. . . . . . . . . . . . . . . . . . . . . . . . . . 27
RX0/RX1 . . . . . . . . . . . . . . . . . . . . . . . . 27
TX0/TX1 . . . . . . . . . . . . . . . . . . . . . . . . 27
VDDH . . . . . . . . . . . . . . . . . . . . . . . . . . 27
VSS and VDD . . . . . . . . . . . . . . . . . . . . 24
VSS1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
POR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
power considerations . . . . . . . . . . . . . . . . 128
power-on reset . . . . . . . . . . . . . . . . . . . . . . 50
program counter . . . . . . . . . . . . . . . . . . . . . 32
programmable timer
block diagram
. . . . . . . . . . . . . . . . . . . 113
during STOP mode . . . . . . . . . . . . . . . 122
during WAIT mode. . . . . . . . . . . . . . . . 122
free-running counter . . . . . . . . . . . . . . 115
ICH/ICL — input capture registers. . . . 119
input capture . . . . . . . . . . . . . . . . . . . . 119
interrupts . . . . . . . . . . . . . . . . . . . . . . . . 54
OCH/OCL — output compare registers
. . . . . . . . . . . . . . . . . . . . . . . . . 121
output compare . . . . . . . . . . . . . . . . . . 121
overflow . . . . . . . . . . . . . . . . . . . . . . . . 115
state diagrams
. . . . . . . . . . . . . . . 123, 125
TCH/TCL — counter registers . . . . . . . 114
TCR — timer control register . . . . . . . . 116
TSR — timer status register . . . . . . . . 118
programming model . . . . . . . . . . . . . . . . . . 30
R
RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
RBF — receive buffer . . . . . . . . . . . . . . . . . 76
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