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參數(shù)資料
| 型號： | MC68HC05J1AVP |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 68/128頁 |
| 文件大小： | 1620K |
| 代理商： | MC68HC05J1AVP |
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Technical Data
MC68HC05J1A — Rev. 3.0
68
Parallel Input/Output (I/O)
For More Information On This Product,
Go to: www.freescale.com
MOTOROLA
Parallel Input/Output (I/O)
7.5.2 Data Direction Register B
The contents of data direction register B (DDRB) determine whether
each port B pin is an input or an output. Writing a logic 1 to a DDRB bit
enables the output buffer for the associated port B pin; a logic 0 disables
the output buffer. A reset initializes all DDRB bits to logic 0, configuring
all port B pins as inputs.
DDRB5–DDRB0 — Data Direction Bits
These read/write bits control port B data direction.
1 = Corresponding port B pin configured as output
0 = Corresponding port B pin configured as input
Bit 7 and 6 — Not used
Bits 7 and 6 always read as logic 0s. Writes to these bits have no
effect.
NOTE:
Avoid glitches on port B pins by writing to the port B data register before
changing DDRB bits from logic 0 to logic 1.
Address:
$0005
Bit 7
6
5
4
3
2
1
Bit 0
Read:
0
0
DDRB5
DDRB4
DDRB3
DDRB2
DDRB1
DDRB0
Write:
Reset:
0
0
0
0
0
0
0
0
= Unimplemented
Figure 7-6. Data Direction Register B (DDRB)
F
Freescale Semiconductor, Inc.
n
.
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PDF描述 |
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