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參數(shù)資料
| 型號： | MC68F375BGMVR33R |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 314/616頁 |
| 文件大小： | 0K |
| 描述： | IC MPU 32BIT 33MHZ 217-PBGA |
| 標準包裝： | 500 |
| 系列： | M683xx |
| 處理器類型： | M683xx 32-位 |
| 速度： | 33MHz |
| 電壓： | 5V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 217-BBGA |
| 供應商設備封裝： | 217-PBGA（23x23） |
| 包裝： | 帶卷 (TR) |
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MC68F375
CDR MoneT FLASH FOR THE IMB3 (CMFI)
MOTOROLA
REFERENCE MANUAL
Rev. 25 June 03
10-11
13
SIE
Shadow information enable. The SIE bit is write protected by the start end sequence (SES)
bit for programming operation. Writes will have no effect if SES = 1 and PE = 0. The SIE bit
can be read whenever the registers are enabled.
When an array location is read in this mode, the shadow information will be read from a loca-
tion determined by the column, 32-byte read page select, and word addresses (IADDR[7:0])
of the access. Accessing the CMFI control block registers will access the registers and not
the shadow information. The default reset state of SIE is normal array access (SIE = 0).
The address range of the shadow information is the entire address range of the CMFI
EEPROM array but the high order array addresses, IADDR[17|16|15:7], are not used to
encode the location. The first 32 bytes (IADDR[7:0] = 0x00 to 0x1F) of the 256 bytes of
shadow locations are withheld by Motorola for the register shadow information words. The
remaining 224 bytes are available for general use. This is shown in Figure 10-3.
The upper address bits (IADDR[7:6]) are forced to 0 during reset. When SIE = 1, only the
program page buffer associated with the lowest block can be programmed. The other pro-
gram page buffers cannot be accessed and will not apply any programming voltages to their
CMFI array blocks while programming the shadow information. The shadow information is
typically in block 0 except for when the 192K-byte and 96K-byte arrays are mapped high,
then the shadow information is in block 2.
0 = Normal array access.
1 = Disables normal array access and selects the shadow information.
12
BOOT
Boot control. After reset, the BOOT bit may be cleared or set via a write to CMFIMCR; how-
ever, it will not affect bootstrap operation. If the STOP bit is set (STOP = 1) then bootstrap
operation will be terminated. While the CMFI EEPROM is configured to provide the bootstrap
information and read access to the control block, the CMFI array will not provide correct data.
Control block writes will not be affected by bootstrap operation.
0 = The CMFI will respond to bootstrap address after reset.
1 = The CMFI will not respond to bootstrap address after reset.
11
LOCK
Lock control. In normal operation once the LOCK bit is asserted (LOCK = 0) the write-lock
can only be disabled again by a master reset. The LOCK bit is writable if the device is in
background debug mode (IFREEZEB = 0).
When the LOCK control bit in the CMFIMCR register is asserted (LOCK = 0) the write-lock
register bits ASPC, WAIT, PROTECT, EMUL and CMFIBAH are locked. Writes to these bits
will have no effect.
Read always, clear once unless in background debug mode.
0 = Write-locked registers are protected.
1 = Write-lock is disabled.
10
EMUL
Emulation operation. When the EMUL control bit in the CMFIMCR register is a 1, the CMFI
EEPROM is placed in emulation operation. Emulation operation may be entered by writing
EMUL to a 1 on devices that support emulation operation; otherwise, writes have no opera-
tional effect. The state of this bit after master reset is the logical NOR of EMULIN and
EMULEN, EMUL = EMULIN and EMULEN. Emulation operation allows the array to be emu-
lated externally, with access controlled by the CMFI EEPROM.
9:8
ASPC
Array space. The array may be specified to exist in supervisor or unrestricted space. The
default reset state of ASPC is programmed in a CMFI EEPROM shadow bit by the user.
ASPC may be written by the bus master any time STOP = 1 and LOCK = 1. The ASPC bits
govern accesses to the array, but have no effect on how control registers and shadow reg-
isters are accessed.
00 = Unrestricted data space (IFC = x01), unrestricted program space (IFC = x10)
01 = Unrestricted program space (IFC = x10)
10 = Supervisor data space (IFC = 101), supervisor program space (IFC = 110)
11 = Supervisor program space (IFC = 110)
Table 10-4 CMFIMCR Bit Settings (Continued)
Bit(s)
Name
Description
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
相關PDF資料 |
PDF描述 |
|---|---|
| AMC50DTES | CONN EDGECARD 100POS .100 EYELET |
| MC68EN360ZP33L | IC MPU QUICC 32BIT 33MHZ 357PBGA |
| HMC50DTEF | CONN EDGECARD 100POS .100 EYELET |
| MC68EN360ZP25LR2 | IC MPU QUICC 32BIT 25MHZ 357PBGA |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MC68F375BGMZP33 | 功能描述:32位微控制器 - MCU 32B 256KFLASH 8K 2K RAM RoHS:否 制造商:Texas Instruments 核心:C28x 處理器系列:TMS320F28x 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:90 MHz 程序存儲器大小:64 KB 數(shù)據(jù) RAM 大小:26 KB 片上 ADC:Yes 工作電源電壓:2.97 V to 3.63 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:LQFP-80 安裝風格:SMD/SMT |
| MC68F375MZP33R2 | 功能描述:IC MPU 32BIT 33MHZ 217-PBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:1 系列:MPC85xx 處理器類型:32-位 MPC85xx PowerQUICC III 特點:- 速度:1.2GHz 電壓:1.1V 安裝類型:表面貼裝 封裝/外殼:783-BBGA，F(xiàn)CBGA 供應商設備封裝:783-FCPBGA（29x29） 包裝:托盤 |
| MC68H(R)C08JK1 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
| MC68H(R)C08JK3 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
| MC68H(R)C08JL3 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:HCMOS Microcontroller Unit |
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