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參數(shù)資料
| 型號： | MC68EZ328ZC16V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, PBGA144 |
| 封裝： | 13 X 13 MM, 1 MM PITCH, PLASTIC, BGA-144 |
| 文件頁數(shù)： | 91/246頁 |
| 文件大?。?/td> | 2507K |
| 代理商： | MC68EZ328ZC16V |
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DRAM Controller
14-4
MC68EZ328 USERS MANUAL
MOTOROLA
wait-state transfer per the setup within the LCD controller. The LCD controller will hold as
long as DTACK is not asserted.
The PAGE_ACCESS signal from the LCD controller indicates to the DRAM controller and
system integration module that a LCD DMA burst transfer is about to begin. The associated
chip-select signal will hold active throughout the LCD controllers access cycle. In this mode,
the DRAM controller supports page accesses.
14.1.5 8-Bit Mode
You can select 8-bit operation on-the-fly with the signal 8-bit port from the system integration
module. If one of the CSDx signals are programmed as 8-bit mode, the 8-bit mode signal
will be active at the same time that CSDx is active. In 8-bit mode, the DRAM address
multiplexer will use PA0 as the least-significant multiplexed address, instead of PA1, and
the remainder of the multiplexed address lines will be adjusted to fit the 8-bit operation of
the selected DRAM device. RAS, CAS, and refresh signal functions will remain the same.
Depending on the DRAM type, your system software may need to adjust the address
multiplexer options in the DRAMMC register.
14.1.6 Low-Power Standby Mode
If you are using a DRAM that can support self-refresh mode, you can program the RM bit in
the DRAMC register to self-refresh mode before you enter sleep mode. The DRAM
controller will generate one CAS-before-RAS cycle, negate RAS and CAS for the required
precharge time, then assert CAS-before-RAS and continue to assert them until the mode is
changed in the RM bit. DRAMs that support self-refresh mode will enter self-refresh typically
100
ms after RAS and CAS are held in the asserted state. After wake-up, one CAS-before-
RAS refresh cycle will occur and then normal mode operation will continue.
For DRAMs without self-refresh mode, you should set the LPR bit in the DRAMC register for
CAS-before-RAS refresh mode to continue while the processor is shut down and all other
modules are disabled.
Figure 14-3. LCD Controller and DRAM Controller Interface
DTACK
LCD
DRAM
ADDRESS
DATA
MD[12:0]
EXTERNAL
ADDRESS
DATA
PAGE_ACCESS
EXTERNAL
CONTROLLER
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