參數(shù)資料
型號(hào): MC68EZ328ZC16V
廠商: MOTOROLA INC
元件分類(lèi): 微控制器/微處理器
英文描述: MICROPROCESSOR, PBGA144
封裝: 13 X 13 MM, 1 MM PITCH, PLASTIC, BGA-144
文件頁(yè)數(shù): 178/246頁(yè)
文件大?。?/td> 2507K
代理商: MC68EZ328ZC16V
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Signal Descriptions
MOTOROLA
MC68EZ328 USERS MANUAL
2-5
2.4 ADDRESS BUS SIGNALS
The address bus pins A[23-0] are the address lines driven by the core or LCD controller for
panel refresh DMA. The internal chip-select module can decode a maximum 16M address
map. In sleep mode, all address signals are in an active state of the last bus cycle.
A0/PG1Address 0 and Port G Bit 1. After system reset, this signal defaults to A0.
A[19:14]Address Bits 19-14. These address output lines are not multiplexed with any
other I/O signal.
A[23:20]/PF[6:3]Address Bits 23-20 and Port F Bits 6-3. These address lines are
multiplexed with I/O Port F. When programmed as I/O ports, they serve as general-
purpose I/O ports. Otherwise, they are output-only address signals. These signals
default to general-purpose I/O input and are pulled down with 100K resistors after reset.
2.5 DATA BUS SIGNALS
The flexible data bus interface design of the MC68EZ328 microprocessor allows you to
program the lower byte of the data bus (in an 8-bit-only system) as general-purpose I/O
signals. In sleep mode, all of the data bus pins (D15-D0) are individually pulled up with 100K
Ohms resistors.
D[15:8]Data Bits 15-8. The upper byte of the data bus is not multiplexed with any
other signal. In pure 8-bit systems, this is the data bus. In mixed 8- and 16-bit systems,
8-bit memory blocks or peripherals should be connected to this bus.
D[7:0]/PA[7:0]Data Bits 7-0 and Port A Bits 7-0. This bus is the lower data byte or
general-purpose I/O. In pure 8-bit systems, this bus can serve as a general-purpose
I/O. The WDTH8 bit in the system control register (0xFFF000) should be set to one by
software before the port can be used. In 16-bit or mixed 8- and 16-bit systems, these
pins must function as the lower data byte.
MD[12:0]/A[13:1]Multiplexed DRAM Bits 12-0 and Address Bits 13-1. These
address output lines are multiplexed with the DRAM row and column address signals.
The MD signal is selected on DRAM access cycles.
相關(guān)PDF資料
PDF描述
MC68EZ328PU16V MICROPROCESSOR, PQFP100
MC68HC(9)08EB8MFA 8-BIT, 8.4 MHz, MICROCONTROLLER, PQFP32
MC68HC(9)08EB8VFA 8-BIT, 8.4 MHz, MICROCONTROLLER, PQFP32
MC68HC(9)08EB8CFN 8-BIT, 8.4 MHz, MICROCONTROLLER, PQCC44
MC68HC(9)08EB8VFN 8-BIT, 8.4 MHz, MICROCONTROLLER, PQCC44
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