參數(shù)資料
型號(hào)： MC3S12XF512J0MLHR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁(yè)數(shù)： 176/1306頁(yè)
文件大小： 8007K
代理商： MC3S12XF512J0MLHR
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Chapter 26 Enhanced Capture Timer (ECT16B8CV3)
MC9S12XF - Family Reference Manual, Rev.1.19
1156
Freescale Semiconductor
All bits reset to zero.
Table 26-31. ICSYS Field Descriptions
Field
Description
7:4
SHxy
Share Input action of Input Capture Channels x and y
0 Normal operation
1 The channel input ‘x’ causes the same action on the channel ‘y’. The port pin ‘x’ and the corresponding edge
detector is used to be active on the channel ‘y’.
3
TFMOD
Timer Flag Setting Mode — Use of the TFMOD bit in conjunction with the use of the ICOVW register allows a
timer interrupt to be generated after capturing two values in the capture and holding registers instead of
generating an interrupt for every capture.
By setting TFMOD in queue mode, when NOVWx bit is set and the corresponding capture and holding registers
are emptied, an input capture event will rst update the related input capture register with the main timer
contents. At the next event, the TCx data is transferred to the TCxH register, the TCx is updated and the CxF
interrupt ag is set. In all other input capture cases the interrupt ag is set by a valid external event on ICx.
0 The timer ags C3F–C0F in TFLG1 are set when a valid input capture transition on the corresponding port pin
occurs.
1 If in queue mode (BUFEN = 1 and LATQ = 0), the timer ags C3F–C0F in TFLG1 are set only when a latch
on the corresponding holding register occurs. If the queue mode is not engaged, the timer ags C3F–C0F are
set the same way as for TFMOD = 0.
2
PACMX
8-Bit Pulse Accumulators Maximum Count
0 Normal operation. When the 8-bit pulse accumulator has reached the value 0x00FF, with the next active edge,
it will be incremented to 0x0000.
1 When the 8-bit pulse accumulator has reached the value 0x00FF, it will not be incremented further. The value
0x00FF indicates a count of 255 or more.
1
BUFFEN
IC Buffer Enable
0 Input capture and pulse accumulator holding registers are disabled.
1 Input capture and pulse accumulator holding registers are enabled. The latching mode is dened by LATQ
control bit.
0
LATQ
Input Control Latch or Queue Mode Enable — The BUFEN control bit should be set in order to enable the IC
and pulse accumulators holding registers. Otherwise LATQ latching modes are disabled.
Write one into ICLAT bit in MCCTL, when LATQ and BUFEN are set will produce latching of input capture and
pulse accumulators registers into their holding registers.
0 Queue mode of Input Capture is enabled. The main timer value is memorized in the IC register by a valid input
pin transition. With a new occurrence of a capture, the value of the IC register will be transferred to its holding
register and the IC register memorizes the new timer value.
1 Latch mode is enabled. Latching function occurs when modulus down-counter reaches zero or a zero is
written into the count register MCCNT (see Section 26.4.1.1.2, “Buffered IC Channels”). With a latching event
the contents of IC registers and 8-bit pulse accumulators are transferred to their holding registers. 8-bit pulse
accumulators are cleared.
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PDF描述
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MC3S12XF512J0VLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
MC3S12XF512J0VLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
MC-4 功能描述:TERM BARRIER 4CIRC DUAL ROW RoHS:是 類別:連接器，互連式 >> 接線座 - 隔板塊 系列:M 標(biāo)準(zhǔn)包裝:1 系列:43000 端接塊類型:阻隔塊 電路數(shù):27 導(dǎo)線入口數(shù)目:27 間距:0.438"（11.12mm） 行數(shù):1 電流:20A 電壓:600V 線規(guī):12-22 AWG 頂部端子:螺釘 底部端子:閉合式 阻擋層類型:雙壁（雙） 特點(diǎn):- 顏色:- 包裝:散裝 安裝類型:底座安裝或面板安裝 工作溫度:105°C 材料 - 絕緣體:聚丙烯（PP） 材料可燃性額定值:UL94 V-0
MC4/0-12RX 制造商:3M Electronic Products Division 功能描述:Ring Tongue Terminal (4/0)AWG 59.7mm 25.4mm Tin Box 制造商:3M Electronic Products Division 功能描述:NON INSL COPPER SEAMLESS RING TE 制造商:3M Electronic Products Division 功能描述:MC4/0-12RX S/LOK RING TERMINAL
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