參數(shù)資料
型號(hào)： MC3S12XF512J0MLHR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： MICROCONTROLLER, QFP64
封裝： LQFP-64
文件頁數(shù)： 1221/1306頁
文件大小： 8007K
代理商： MC3S12XF512J0MLHR
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Chapter 20 Pulse Width Modulator with Fault Protection (PMF15B6C) Module
MC9S12XF - Family Reference Manual, Rev.1.19
Freescale Semiconductor
921
20.3.2.20 PMF Enable Control A Register (PMFENCA)
Read and write anytime.
Table 20-23. PMFVAL5 Field Descriptions
Field
Description
15–0
PMFVAL5
PMF Value 5 Bits — The 16-bit signed value in this buffered register is the pulse width in PWM5 clock period.
A value less than or equal to zero deactivates the PWM output for the entire PWM period. A value greater than,
or equal to the modulus, activates the PWM output for the entire PWM period. See Table 20-36. The terms
activate and deactivate refer to the high and low logic states of the PWM output.
Note: PMFVAL5 is buffered. The value written does not take effect until the LDOK bit is set and the next PWM
load cycle begins. Reading PMFVAL5 reads the value in the buffer and not necessarily the value the PWM
generator is currently using.
Address: $0020
76543210
R
PWMENA
00000
LDOKA
PWMRIEA
W
Reset
0
00000
= Unimplemented or Reserved
Figure 20-26. PMF Enable Control A Register (PMFENCA)
Table 20-24. PMFENCA Field Descriptions
Field
Description
7
PWMENA
PWM Generator A Enable — When MTG is clear, this bit when set enables the PWM generators A, B and C
and the PWM0–5 pins. When PWMENA is clear, PWM generators A, B and C are disabled, and the PWM0–5
pins are in their inactive states unless the corresponding OUTCTLx bits are set.
When MTG is set, this bit when set enables the PWM generator A and the PWM0 and PWM1 pins. When
PWMENA is clear, the PWM generator A is disabled and PWM0 and PWM1 pins are in their inactive states
unless the OUTCTL0 and OUTCTL1 bits are set.
0 PWM generator A and PWM0-1 (2–5 if MTG = 0) pins disabled unless the respective OUTCTL bit is set.
1 PWM generator A and PWM0-1 (2–5 if MTG = 0) pins enabled.
1
LDOKA
Load Okay A — When MTG is clear, this bit allows loads of the PRSCA bits, the PMFMODA register and the
PWMVAL0-5 registers into a set of buffers. The buffered prescaler A divisor, PWM counter modulus A value, and
all PWM pulse widths take effect at the next PWM reload.
When MTG is set, this bit allows loads of the PRSCA bits, the PMFMODA register and the PWMVAL0–1 registers
into a set of buffers. The buffered prescaler divisor A, PWM counter modulus A value, PWM0–1 pulse widths take
effect at the next PWM reload.
Set LDOKA by reading it when it is logic zero and then writing a logic one to it. LDOKA is automatically cleared
after the new values are loaded, or can be manually cleared before a reload by writing a logic zero to it. Reset
clears LDOKA.
0 Do not load new modulus A, prescaler A, and PWM0–1 (2–5 if MTG = 0) values
1 Load prescaler A, modulus A, and PWM0–1 (2–5 if MTG = 0) values
Note: Do not set PWMENA bit before setting the LDOKA bit and do not clear the LDOKA bit at the same time as
setting the PWMENA bit.
0
PWMRIEA
PWM Reload Interrupt Enable A — This bit enables the PWMRFA ag to generate CPU interrupt requests.
0 PWMRFA CPU interrupt requests disabled
1 PWMRFA CPU interrupt requests enabled
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MC3S12XF512J0VLHR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
MC3S12XF512J0VLMR 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12X Microcontrollers
MC-4 功能描述:TERM BARRIER 4CIRC DUAL ROW RoHS:是 類別:連接器，互連式 >> 接線座 - 隔板塊 系列:M 標(biāo)準(zhǔn)包裝:1 系列:43000 端接塊類型:阻隔塊 電路數(shù):27 導(dǎo)線入口數(shù)目:27 間距:0.438"（11.12mm） 行數(shù):1 電流:20A 電壓:600V 線規(guī):12-22 AWG 頂部端子:螺釘 底部端子:閉合式 阻擋層類型:雙壁（雙） 特點(diǎn):- 顏色:- 包裝:散裝 安裝類型:底座安裝或面板安裝 工作溫度:105°C 材料 - 絕緣體:聚丙烯（PP） 材料可燃性額定值:UL94 V-0
MC4/0-12RX 制造商:3M Electronic Products Division 功能描述:Ring Tongue Terminal (4/0)AWG 59.7mm 25.4mm Tin Box 制造商:3M Electronic Products Division 功能描述:NON INSL COPPER SEAMLESS RING TE 制造商:3M Electronic Products Division 功能描述:MC4/0-12RX S/LOK RING TERMINAL
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