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參數(shù)資料
| 型號： | MB91V301CR-ESE1 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 68 MHz, RISC MICROCONTROLLER, CPGA179 |
| 封裝： | CERAMIC, PGA-179 |
| 文件頁數(shù)： | 127/139頁 |
| 文件大?。?/td> | 1482K |
| 代理商： | MB91V301CR-ESE1 |
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MB91301 Series
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11. DMAC (DMA Controller)
The DMA controller is used to perform DMA (direct memory access) transfer on the FR series device.
Using DMA transfer under the control of the DMA controller improves system performance by enabling data to
be transferred at high speed independently of the CPU.
Hardware Configuration
Independent DMA channels
× 5 ch
5 ch independent access control circuits
32-bit address register (Supports reloading : 2 per channel)
16-bit transfer count register (Supports reloading : 1 per channel)
4-bit block count register (1 per channel)
External transfer request input pins : DREQ0, DREQ1 (ch0, 1 only)
External transfer request acknowledge output pins : DACK0, DACK1 (ch0, 1 only)
DMA completion output pins : DEOP0, DEOP1 (ch0, 1 only)
fly-by transfer (memory to I/O , I/O to memory) (ch0, 1 only)
Two-cycle transfer
Main Functions of the DMA Controller
Supports independent data transfer for multiple channels (5 channels)
(1) Priority order (ch.0
> ch.1 > ch.2 > ch.3 > ch.4)
(2) Order can be reversed for ch0 and ch1
(3) DMAC activation triggers
Input from dedicated external pin (edge detection/level detection, ch0,1 only)
Request from built-in peripheral (shared interrupt request, including external interrupts)
Software request (register write)
(4) Transfer modes
Demand transfer, burst transfer, step transfer, or block transfer
Addressing mode: Full 32-bit address (increment/decrement/fixed)
(address increment can be in the range
255 to +255)
Data type : byte/half-word/word
Single-shot or reload operation selectable
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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