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參數(shù)資料
| 型號(hào)： | MB91V108PFV |
| 廠商： | FUJITSU LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, RISC MICROCONTROLLER, PQFP120 |
| 封裝： | 16 X 16 MM, 0.50 MM PITCH, PLASTIC, LQFP-120 |
| 文件頁數(shù)： | 99/454頁 |
| 文件大?。?/td> | 6395K |
| 代理商： | MB91V108PFV |
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CHAPTER 4 BUS INTERFACE
r Normal DRAM interface
The normal DRAM interface is a mode where CAS access operations are executed using two
clock cycles. This mode is enabled by setting the DSAS bits of DMRC4 and DMRC5 to "0" and
the HYPR bit to "0". For the normal DRAM interface, the basic bus cycle is "five clock cycles"
that are used for both the read and write cycles.
In this manual, these five cycles are
represented as "Q1 to Q5".
In addition, the PAGE bits of DMRC4 and DMRC5 can be used to set high-speed page mode.
High-speed page mode is a method where memory is accessed at high speed by using CAS
control and the column address within the same page space for which the row address
matches. The PAGE bits of DMRC4 and DMRC5 must be set to "1" to use high-speed page
mode.
The PGS3 to PGS0 bits of DMRC4 and DMRC5 and the bus width are used to determine
whether the column address is within the same page.
High-speed page mode access starts when normal Q1 to Q5 access operations end. When
operation changes to high-speed page mode, the cycles of Q4 and Q5 are repeated. Once
operation changes to page mode, RAS will remain at the "L" level until access outside of the
page or a refresh cycle occurs.
The wait cycles of Q1 and Q4 can be set even in high-speed page mode. In this case, the
cycles of Q4, Q4W, and Q5 are repeated when operation changes to high-speed page mode.
Normal DRAM interface read cycle
Normal DRAM interface write cycle
Normal DRAM read cycle
Normal DRAM write cycle
Normal DRAM interface automatic wait cycle
DRAM interface in high-speed page mode
r Single DRAM Interface
The single DRAM interface is a mode where CAS access operations are executed in a single
clock cycle. This mode is enabled by setting the DSAS bits of DMRC4 and DMRC5 to "1" and
the HYPR bit to "0". When this mode is used, set the PAGE bits of DMRC4 and DMRC5 to "1"
and apply high-speed page mode.
The single DRAM interface is activated using the Q1 to Q3 cycles in the same way as the
normal DRAM interface. When operation changes to the Q4 cycle, the CAS is controlled in a
single cycle and read/write operations are executed.
In this manual, the Q4 cycle is
represented as "Q4SR" for read operations and "Q4SW" for write operations. The page size,
1CAS/2WE, 2CAS/1WE, and Q1 cycle wait are the same as those for the normal DRAM
interface.
Single DRAM interface read cycle
Single DRAM interface write cycle
Single DRAM interface
r Hyper DRAM interface
The Hyper DRAM interface is a mode where CAS access operations are executed in a single
clock cycle. In this mode, DRAM access operations are executed at high speed by prefetching
one address during a read cycle before fetching the data. This mode is enabled by setting the
DSAS bits of DMRC4 and DMRC5 to "1" and the HYPR bit to "1". In addition, set the PAGE bits
to "1" and operate in high-speed page mode.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MB95F108AKSPFM | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
| MB95F108AKSPFV | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP64 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MB91V220ACR-ES | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:32-bit Microcontroller |
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