參數(shù)資料
型號(hào)： MB91V108PFV
廠商： FUJITSU LTD
元件分類： 微控制器/微處理器
英文描述： 32-BIT, RISC MICROCONTROLLER, PQFP120
封裝： 16 X 16 MM, 0.50 MM PITCH, PLASTIC, LQFP-120
文件頁(yè)數(shù)： 442/454頁(yè)
文件大?。?/td> 6395K
代理商： MB91V108PFV
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CHAPTER 3 CPU
3.10.8 EIT Operations
This section describes the EIT operations.
In the description, the transfer source "PC" refers to the address of the instruction that
detected the EIT cause.
The term "next instruction address" in the explanation of the operation indicates that
the address of the instruction that detected EIT is one of the following:
LDI:32: PC + 6
LDI:20, COPOP, COPLD, COPST, or COPSV: PC + 4
Other instructions: PC + 2
s User Interrupt or NMI Operation
If a user interrupt or user NMI interrupt request is detected, the CPU determines whether the
request can be accepted in the following steps:
r Determining whether the interrupt request can be accepted
1. The CPU compares the interrupt levels of requests that occur concurrently and selects the
request with the highest level (smallest value). The level comparison is made based on the
values stored by the corresponding ICR for maskable interrupts and defined constants for
NMIs.
2. If multiple interrupt requests with the same level are detected concurrently, the CPU selects
the interrupt request with the smallest interrupt number.
3. The CPU compares the interrupt level of the selected interrupt request with the level mask
value determined by ILM:
When the interrupt level is equal to or greater than the level mask value, the interrupt
request is masked and not accepted.
When the interrupt level is smaller than the level mask value, proceed to step 4).
4. When the the I flag is 0 and the selected interrupt request is maskable, the interrupt request
is masked and not accepted. When the I flag is 1, proceed to step 5).
When the selected interrupt request is NMI, proceed to step 5) regardless of the I flag
value.
5. When the conditions above are satisfied, the interrupt request is accepted at a break in
instruction processing.
When a user interrupt or NMI request is accepted at EIT request detection, the CPU uses the
interrupt number that corresponds to the accepted interrupt request and operates as follows:
In [Operation], the parenthesized item indicates the address indicated by the register:
[Operation]
SSP - 4 --> SSP
PS --> (SSP)
SSP - 4 --> SSP
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