參數(shù)資料
型號： M7536
廠商： Mitsubishi Electric Corporation
英文描述： 8-Bit Single-Chip Microcomputer(8位單片微控制器)
中文描述： 8位單片機（8位單片微控制器）
文件頁數(shù)： 126/225頁
文件大小： 1672K
代理商： M7536
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7532/7536 Group User’s Manual
APPLICATION
2-59
2.4 USB
Fig. 2.4.8 Register structures relevant to USB (2)
SQTGL
Endpoint
determination flag
This flag is set to “1” when IN token interrupt of endpoint 1 occurs.
This flag is cleared to “0” when IN token interrupt of endpoint 0 occurs.
Writing to this bit is invalid. Do not write “1” to bits 0 to 6.
0: Endpoint 0 interrupt
1: Endpoint 1 interrupt
RxEP
Suspend request flag 0: No request
1: Suspend request
Suspend request is set to “1” when system enters to state J for 3 ms or more.
Suspend request is cleared to “0” by writing dummy to this register.
USB reset request
flag
1: Reset request
USB reset request is set to “1” when the SE0 signal is input for 2.5
μ
s or more.
USB reset request is cleared to “0” when the SE0 signal is stopped.
Token PID
determination flag
1: OUT interrupt
This flag is set to “1” during no SETUP transaction.
This flag is cleared to “0” when PID of SETUP is detected.
Token interrupt flag
0: No request
1: OUT/SETUP token request
This flag is set to “1” when OUT or SETUP interrupt occurs.
This flag is cleared to “0” after the end of transaction.
RxPID
OPID
RSTRQ
SPRQ
0: No request
0: SETUP interrupt
Endpoint 1 enable
0: Endpoint 1 invalid
1: Endpoint 1 valid
USBE
TKNE
EP1E
RSME
USB reset interrupt
enable
This flag is invalid in suspend mode (USB reset is always valid in suspend mode).
0:USB reset invalid
1:USB reset valid
Resume interrupt
enable
0: Resumue invalid
1: Resume valid
Token interrupt
enable
0:Token invalid
1:Token valid
RSTE
USB enable flag
0:USB invalid
1:USB valid
The internal state except the following registers can be cleared by clearing this
flag to “0”.
The following registers and bits are initialized.
USB status register [address 19
16
]
USB data toggle synchronization register [address 1D
16
]
USB interrupt source discrimination register 1 [address 1E
16
]
Bits 7, 6 and 2 of USB interrupt source discrimination register 2 [address 1F
16
]
CPU
RD
Ena-
ble
CPU
WR
Clear
H/W
RD
H/W
WR
CPU
RD
CPU
WR
H/W
RD
H/W
WR
Set/
Clear
CPU
RD
Ena-
ble
CPU
WR
Clear
H/W
RD
H/W
WR
Set
CPU
RD
Ena-
ble
CPU
WR
Set/
Clear
H/W
RD
Use
H/W
WR
USB interrupt source discrimination register 2 (USBIR2) [Address 1F
16
]
b7
b6
b5
b4
b3
b2
b7
b6
b5
b4
b3
b2
b1
b0
b7
b6
b5
b4
b3
b2
b1
b0
b1
b0
b7
b6
b5
b4
b3
b2
b1
b0
USB data toggle synchronization register (TRSYNC) [Address 1D
16
]
0
Initial value
0
Initial value
0
Initial value
0
0
1
0
Initial value
0
0
0
0
USB interrupt source discrimination register 1 (USBIR1) [Address 1E
16
]
USB interrupt control register (USBICON) [Address 20
16
]
Set
Ena-
ble
Ena-
ble
Ena-
ble
Ena-
ble
Set/
Clear
Set/
Clear
Set/
Clear
Ena-
ble
Ena-
ble
Ena-
ble
Ena-
ble
Set/
Clear
Set/
Clear
Set/
Clear
Set/
Clear
Use
Use
Use
Use
Sequence bit toggle
flag
Setting condition of this flag to “1” is as follows;
Setting of handshake for OUT token in EP0PID is ACK, toggle of data PID is
performed normally, and errors do not occur at data phase during OUT and
SETUP transaction.
When ACK is received during IN transaction.
This bit is cleared to “0” by writing dummy to this register.
0: No toggle
1: Sequence toggle
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