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參數(shù)資料
| 型號： | M37751M6C-XXXFP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 20 MM, 0.80 MM PITCH, PLASTIC, QFP-80 |
| 文件頁數(shù)： | 365/471頁 |
| 文件大?。?/td> | 7199K |
| 代理商： | M37751M6C-XXXFP |
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5: INTERFACING TO THE TOSHIBA MIPS TX3912 PROCESSOR
5-46
EPSON
S1D13806 SERIES
APPLICATION NOTES (X28B-G-010-01)
5.3.2 TX3912 Host Bus Interface Signals
When the S1D13806 is configured to operate with the TX3912, the Host Bus Interface requires the
following signals:
BUSCLK is a clock input required by the S1D13806 Host Bus Interface. It is separate from the
input clock (CLKI) and should be driven by the TX3912 bus clock output DCLKOUT.
Address input AB20 corresponds to the TX3912 signal ALE (address latch enable) whose falling
edge indicates that the most significant bits of the address are present on the multiplexed address
bus (AB[12:0]).
Address input AB19 should be connected to the TX3912 signal CARDREG*. This signal is active
when either IO or configuration space of the TX3912 PC Card slot is being accessed.
Address input AB18 should be connected to the TX3912 signal CARDIORD*. Either AB18 or the
RD# input must be asserted for a read operation to take place. The presence of two pins which
provide the same function, maps the S1D13806 to both IO and attribute space (see Section 4.4.3,
Address input AB17 should be connected to the TX3912 signal CARDIOWR*. Either AB17 or
the WE0# input must be asserted for a write operation to take place. The presence of two pins
which provide the same function, maps the S1D13806 to both IO and attribute space (see Section
Address inputs AB[16:13] and control inputs M/R#, CS# and BS# must be tied to VDD as they are
not used in this interface mode.
Address inputs AB[12:0], and the data bus DB[15:0], connect directly to the TX3912 address and
data bus, respectively. The S1D13806 supports the TX3912 in little endian mode only. Because of
the TX3912 data bus naming convention and endian mode, S1D13806 DB[15:8] must be con-
nected to TX3912 D[23:16], and S1D13806 DB[7:0] must be connected to TX3912 D[31:24].
Control inputs WE1# and RD/WR# should be connected to the TX3912 signals CARDxCSH*
and CARDxCSL* respectively for byte steering.
Input RD# should be connected to the TX3912 signal RD*. Either RD# or the AB18 input (CAR-
DIORD*) must be asserted for a read operation to take place.
Input WE0# should be connected to the TX3912 signal WR*. Either WE0# or the AB17 input
(CARDIOWR*) must be asserted for a write operation to take place.
WAIT# is a signal output from the S1D13806 that indicates the TX3912 must wait until data is
ready (read cycle) or accepted (write cycle) on the host bus. Since the TX3912 accesses to the
S1D13806 may occur asynchronously to the display update, it is possible that contention may
occur in accessing the S1D13806 internal registers and/or display buffer. The WAIT# line
resolves these contentions by forcing the host to wait until the resource arbitration is complete.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| M37753M6C-XXXFP | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP80 |
| M37753S4CHP | 16-BIT, 40 MHz, MICROCONTROLLER, PQFP80 |
| M37754M6C-XXXGP | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| M37754M6C-XXXHP | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| M37754S4CGP | 16-BIT, 40 MHz, MICROCONTROLLER, PQFP100 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| M37753FFCFP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE CHIP 16 BIT CMOS MICROCOMPUTER FLASH MEMORY VERSION |
| M37753FFCHP | 制造商:MITSUBISHI 制造商全稱:Mitsubishi Electric Semiconductor 功能描述:SINGLE CHIP 16 BIT CMOS MICROCOMPUTER FLASH MEMORY VERSION |
| M37753M6C-XXXFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| M37753M6C-XXXHP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
| M37753M8C-XXXFP | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER |
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