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參數資料
| 型號： | M30260M8A-XXXGP-U5 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-48 |
| 文件頁數： | 62/352頁 |
| 文件大小： | 2423K |
| 代理商： | M30260M8A-XXXGP-U5 |
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13. Serial I/O
page 140
8
2
3
f
o
5
0
2
,
5
1
.
r
a
M
0
.
1
.
v
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B
9
0
J
E
R
)
T
6
2
/
C
6
1
M
,
A
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2
/
C
6
1
M
(
p
u
o
r
G
A
6
2
/
C
6
1
M
D0
D1
D2 D3
D4
D5 D6
D7
D0
D1 D2
D3
D4
D5 D6
D7
D0 D1
D2
D3
D4
D5
D6
D7
Tc
TCLK
Stopped pulsing because the TE bit = “0”
Write data to the UiTB register
Tc = TCLK = 2(n + 1) / fj
fj: frequency of UiBRG count source (f1SIO, f2SIO, f8SIO, f32SIO)
n: value set to UiBRG register
i: 0 to 2
Transfer clock
UiC1 register
TE bit
UiC1 register
TI bit
CLKi
TxDi
“H”
“L”
“0”
“1”
“0”
“1”
“0”
“1”
CTSi
“0”
“1”
Stopped pulsing because CTSi = “H”
1 / fEXT
Write dummy data to UiTB register
UiC1 register
TE bit
UiC1 register
TI bit
CLKi
RxDi
UiC1 register
RI bit
RTSi
“H”
“L”
“0”
“1”
“0”
“1”
“0”
“1”
UiC1 register
RE bit
“0”
“1”
Receive data is taken in
Transferred from UiTB register to UARTi transmit register
Read out from UiRB register
Transferred from UARTi receive register
to UiRB register
SiRIC register
IR bit
“0”
“1”
D0
D1
D2
D3
D4
D5
D6
D7
D0
D1 D2
D3 D4
D5
Transferred from UiTB register to UARTi transmit register
Make sure the following conditions are met when input to the CLKi pin
before receiving data is high:
TE bit in the UiC0 register is set to "1" (transmit enabled)
RE bit in the UiC0 register is set to "1" (Receive enabled)
Write dummy data to the UiTB register
The above timing diagram applies to the case where the register bits are set as follows:
CKDIR bit in the UiMR register is set to "0"(internal clock)
CRD bit in the UiC0 register is set to "0" (CTS/RTS enabled), CRS bit to "0" (CTS selected)
CKPOL bit in the UiC0 register is set to "0" (transmit data output at the falling edge and receive data taken in at the rising edge of the transfer
clock)
UiIRS bit is set to "0" (an interrupt request occurs when the transmit buffer becomes empty): U0IRS bit is the UCON register bit 0, U1IRS bit is the
UCON register bit 1, and U2IRS bit is the U2C1 register bit 4
Cleared to “0” when interrupt request is
accepted, or cleared to “0” in a program
Cleared to “0” when interrupt request is accepted, or cleared to “0” in a program
The above timing diagram applies to the case where the register bits are set
as follows:
CKDIR bit in the UiMR register is set to "1" (external clock)
CRD bit in the UiC0 register is set to "0" (CTS/RTS enabled), CRS bit to "1" (RTS selected)
CKPOL bit in the UiC0 register is set to "0" (transmit data output at the falling edge and
receive data taken in at the rising edge of the transfer clock)
UiC0 register
TXEPT bit
SiTIC register
IR bit
Even if the reception is completed, the RTS
does not change. The RTS becomes “L”
when the RI bit changes to “0” from “1”.
(1) Example of transmit timing
(2) Example of receive timing
Figure 13.1.1.1. Typical transmit/receive timings in clock synchronous serial I/O mode
相關PDF資料 |
PDF描述 |
|---|---|
| M30263F6AFP-U7 | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42 |
| M30263F6AFP-U7 | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42 |
| M30263F6AFP-U3 | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42 |
| M30263F8AFP-U3 | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PDSO42 |
| M30260M3A-XXXGP-U5 | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48 |
相關代理商/技術參數 |
參數描述 |
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