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參數(shù)資料
| 型號： | M30260M8A-XXXGP-U5 |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48 |
| 封裝： | 7 X 7 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-48 |
| 文件頁數(shù)： | 194/352頁 |
| 文件大?。?/td> | 2423K |
| 代理商： | M30260M8A-XXXGP-U5 |
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18. Electrical Characteristics (M16C/26A)
page 259
8
2
3
f
o
5
0
2
,
5
1
.
r
a
M
0
.
1
.
v
e
R
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2
0
2
0
B
9
0
J
E
R
)
T
6
2
/
C
6
1
M
,
A
6
2
/
C
6
1
M
(
p
u
o
r
G
A
6
2
/
C
6
1
M
Table 18.4. Flash Memory Version Electrical Characteristic (Note 1): Program Area for U3 and U5, Data Area for U7 and U9
Word program time (Vcc=5.0V, Topr=25°C)
Block erase time
75
0.2
600
9
s
Parameter
Standard
Min.
Typ.
(Note 2)
Max
Unit
Symbol
–
0.4
9
s
0.7
9s
1.2
9s
2Kbyte block
8Kbyte block
16Kbyte block
32Kbyte block
–
Erase/Write cycle (Note 3)
cycle
td(SR-ES)
–
Time delay from Suspend Request until Erase Suspend
Data retention time (Note 5)
ms
year
8
20
Word program time (Vcc=5.0V, Topr=25°C)
Block erase time(Vcc=5.0V, Topr=25°C)
100
s
Parameter
Standard
Min.
Typ.
(Note 2)
Max
Unit
Symbol
–
0.3
s
(2Kbyte block)
–
Erase/Write cycle (Note 3, 8, 9)
10000 (Note 4, 10)
cycle
td(SR-ES)
Time delay from Suspend Request until Erase Suspend
ms
8
tPS
Flash Memory Circuit Stabilization Wait Time
s
15
–
Data retention time (Note 5)
year
20
tPS
Flash Memory Circuit Stabilization Wait Time
s
15
100/1000 (Note 4, 11)
Table 18.5. Flash Memory Version Electrical Characteristics (Note 6): Data Area for U7 and U9 (Note 7)
Erase suspend
request
(interrupt request)
FMR46
td(SR-ES)
Note 1: When not otherwise specified, Vcc = 2.7 to5.5V; Topr = 0 to 60
°C.
Note 2: VCC = 5V; Topr = 25
°C.
Note 3: Program and Erase Endurance refers to the number of times a block erase can be performed. If the program and erase endurance is n (n=100, 1,000, 10,000),
each block can be erased n times. For example, if a 2Kbytes block A is erased after writing 1 word data 1,024 times, each to a different address, this counts as
one program and erase endurance. Data cannot be written to the same address more than once without erasing the block. (Rewrite prohibited)
Note 4: Maximum number of E/W cycles for which opration is guaranteed.
Note 5: Topr = 55
°C.
Note 6: When not otherwise specified, Vcc = 2.7 to 5.5V; Topr = -20 to 85
°C / -40 to 85°C (Option).
Note 7: Table18.5 applies for Block A or B E/W cycles > 1000. Otherwise, use Table 18.4.
Note 8: To reduce the number of program and erase endurance when working with systems requiring numerous rewrites, write to unused word addresses within the
block
instead of rewrite. Erase block only after all possible addresses are used. For example, an 8-word program can be written 256 times maximum before erase
becomes necessary. Maintaining an equal number of erasure between block A and block B will also improve efficiency. It is important to track the total number
of times erasure is used.
Note 9: Should erase error occur during block erase, attempt to execute clear status register command, then clock erase command at least three times until erase error
disappears.
Note 10: When Block A or B E/W cycles exceed 100, select one wait state per block access. When FMR17 is set to "1", one wait state is inserted per access to Block A
or B - regardless of the value of PM17. Wait state insertion during access to all other blocks, as well as to internal RAM, is controlled by PM17 - regardless of
the setting of FMR17.
Note 11: The program area and the data area for U3 and U5 are 100 E/W cycles; the program area for U7 and U9 is 1,000 E/W cycles.
Note 12: Customers desiring E/W failure rate information should contact their Renesas technical support representative.
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