參數(shù)資料
型號： M30260M8A-XXXGP-U5
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP48
封裝： 7 X 7 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-48
文件頁數(shù)： 313/352頁
文件大?。?/td> 2423K
代理商： M30260M8A-XXXGP-U5
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7. Clock Generation Circuit
page 49
8
2
3
f
o
5
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2
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5
1
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a
M
0
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1
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E
R
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2
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C
6
1
M
(
p
u
o
r
G
A
6
2
/
C
6
1
M
Figure 7.6.1.1. State Transition in Normal Mode
CM04=0
CPU clock: f(PLL)
CM07=0
CM06=0
CM17=0
CM16=0
PLL operation mode
CM07=0
CM06=0
CM17=0
CM16=0
CM07=0
CM17=0
CM06=0
CM16=0
CM07=0
CM17=0
CM06=0
CM16=1
CM07=0
CM17=1
CM06=0
CM16=0
CM07=0
CM06=1
CM07=0
CM17=1
CM06=0
CM16=1
High-speed mode
CM07=0
CM17=0
CM06=0
CM16=0
CM07=0
CM17=0
CM06=0
CM16=1
CM07=0
CM17=1
CM06=0
CM16=0
CM07=0
CM06=1
CM07=0
CM17=1
CM06=0
CM16=1
CM07=0
Low-speed mode
CM07=0
Low power dissipation mode
CM06=1
CM15=1
On-chip oscillator mode
CPU clock
On-chip oscillator
mode
CPU clock
On-chip oscillator
low power
dissipation mode
CPU clock
CM07=0
Low-speed mode
PLC07=1
CM11=1
(Note 6)
PLC07=0
CM11=0
(Note 7)
CM04=0
PLC07=1
CM11=1
PLC07=0
CM11=0
CM04=0
CM04=1
CM04=0
CM04=1
CM07=0
(Note 2, Note 4)
CM07=1
(Note 3)
CM05=1
(Note 1, Note 9)
CM05=0
CM21=0
(Note 8)
CM21=1
CM21=0
(Note 8)
CM21=1
CM21=0
CM21=1
Main clock oscillation
On-chip oscillator clock
oscillation
Sub clock oscillation
f(Ring)
f(Ring)/2
f(Ring)/4
f(Ring)/8
f(Ring)/16
f(Ring)
f(Ring)/2
f(Ring)/4
f(Ring)/8
f(Ring)/16
f(Ring)
f(Ring)/2
f(Ring)/4
f(Ring)/8
f(Ring)/16
f(Ring)
f(Ring)/2
f(Ring)/4
f(Ring)/8
f(Ring)/16
PLL operation
mode
CPU clock: f(PLL)
CPU clock: f(XIN)
High-speed mode
Middle-speed mode
(divide by 2)
CPU clock: f(XIN)/2
CPU clock: f(XIN)/4
CPU clock: f(XIN)/8
CPU clock: f(XIN)/16
CPU clock: f(XCIN)
CM05=0
M0
M
CM05=1
(Note 1)
CM05=1
(Note 1)
CM05=0
(Note 6)
(Note 7)
Middle-speed mode
(divide by 4)
Middle-speed mode
(divide by 8)
Middle-speed mode
(divide by 16)
Middle-speed mode
(divide by 2)
Middle-speed mode
(divide by 4)
Middle-speed mode
(divide by 8)
Middle-speed mode
(divide by 16)
CPU clock: f(XIN)
CPU clock: f(XIN)/2
CPU clock: f(XIN)/4
CPU clock: f(XIN)/8
CPU clock: f(XIN)/16
On-chip oscillator low power
dissipation mode
Notes:
: Arrow shows mode can be changed. Do not change mode to another mode when no arrow is shown.
1: Avoid making a transition when the CM20 bit is set to “1” (oscillation stop, re-oscillation detection function enabled).
Set the CM20 bit to “0” (oscillation stop, re-oscillation detection function disabled) before transiting.
2: Wait for the main clock oscillation stabilization time before switching over.
3: Switch clock after oscillation of sub-clock is sufficiently stable.
4: Change CM17 and CM16 before changing CM06.
5: Transit in accordance with arrow.
6: PLL operation mode can only be entered from high speed mode. Also, wait until the PLL clock is sufficiently stable before changing operation modes.
To select PLL clock > 16MHz, set the PM20 bit to “0” (SFR accessed with two wait states) before setting PLC07 to “1” (PLL operation).
7: PLL operation mode can only be changed to high speed mode. If the PM20 bit is set to "0" (SFR accessed with two wait states), set PLC07 to “0” (PLL turned off)
before setting the PM20 bit to “1” (SFR accessed with one wait state).
8: Set the CM06 bit to “1” (division by 8 mode) before changing back the operation mode from on-chip oscillator mode to high- or middle-speed mode.
9: When the CM21 bit is set to "0" (on-chip oscillator turned off) and the CM05 bit is set to "1" (main clock turned off), the CM06 bit is fixed to “1” (divide-by-8 mode) and the CM15 bit is fixed to “1” (drive capability High).
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PDF描述
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