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參數資料
| 型號： | LSIFC909 |
| 英文描述： | LSIFC909 Fibre Channel I/O Processor technical manual v2.1 8/00 |
| 中文描述： | LSIFC909光纖通道I / O處理器技術手冊2.1 8 / 00 |
| 文件頁數： | 65/144頁 |
| 文件大小： | 1496K |
| 代理商： | LSIFC909 |
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PCI Configuration Registers
5-9
VenID
Vendor ID (Read Only)
The least significant half of this register identifies the
manufacturer of the device. The LSI Logic Vendor ID is
0x1000.
[15:0]
Register: 0x04
Status/Command
Read/Write
The most significant half of the
Status/Command
register is used to
record status information for PCI bus-related events.
Reads to this register behave normally. Writes are slightly different in that
bits can be cleared, but not set. A bit is reset whenever the register is
written, and the data in the corresponding bit location is a one. For
instance, to clear bit 31 and not affect any other bits, write the value
0x8000 to the register.
The least significant half of the
Status/Command
register provides
coarse control over a device’s ability to generate and respond to PCI
cycles. When a zero is written to this register, the LSIFC909 is logically
disconnected from the PCI bus for all accesses except configuration
accesses.
DPE
Detected Parity Error (Read/Write)
This bit will be set by the LSIFC909 whenever it detects
a data parity error, even if parity error handling is
disabled.
31
SSE
Signaled System Error (Read/Write)
This bit is set whenever a device asserts the SERR/
signal.
30
31
30
29
28
27
26
25
24
23
16
DPE
SSE
MA
RTA
R
DevSEL/Tim
DPR
R
0
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
15
9
8
7
6
5
4
3
2
1
0
R
SERR
R
EPER
R
WIM
R
EBM
EMS
EIOS
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
相關PDF資料 |
PDF描述 |
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參數描述 |
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