參數(shù)資料
型號： LFXP15C-4FN256C
廠商： LATTICE SEMICONDUCTOR CORP
元件分類： FPGA
中文描述： FPGA, 1932 CLBS, PBGA256
封裝： 17 X 17 MM, LEAD FREE, FPBGA-256
文件頁數(shù)： 42/130頁
文件大?。?/td> 1312K
代理商： LFXP15C-4FN256C
2-16
Architecture
Lattice Semiconductor
LatticeXP Family Data Sheet
Figure 2-18. Group of Seven PIOs
Figure 2-19. DQS Routing
PIO
The PIO contains four blocks: an input register block, output register block, tristate register block and a control logic
block. These blocks contain registers for both single data rate (SDR) and double data rate (DDR) operation along
with the necessary clock and selection logic. Programmable delay lines used to shift incoming clock and data sig-
nals are also included in these blocks.
Input Register Block
The input register block contains delay elements and registers that can be used to condition signals before they are
passed to the device core. Figure 2-20 shows the diagram of the input register block.
Input signals are fed from the sysIO buffer to the input register block (as signal DI). If desired the input signal can
bypass the register and delay elements and be used directly as a combinatorial signal (INDD), a clock (INCK) and
PIO A
PIO B
PIO A
PIO B
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
PADA “T”
PADB “C”
PADA “T”
PADB “C”
LVDS Pair
PADA “T”
Four PICs
One PIO Pair
PIO A
PIO B
PADA “T”
PADB “C”
PIO B
PIO A
Assigned DQS Pin
DQS
sysIO
Buffer
LVDS Pair
PIO A
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
PIO A
PADA “T”
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
PIO A
PIO B
PADA “T”
PADB “C”
LVDS Pair
Delay
相關PDF資料
PDF描述
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LFZ2805HXX GENERAL PURPOSE INDUCTOR
LF02004VTX GENERAL PURPOSE INDUCTOR
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LG3341-KNE9117 T-1 SINGLE COLOR LED, GREEN, 3 mm
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參數(shù)描述
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LFXP15C-4FN388C 功能描述:FPGA - 現(xiàn)場可編程門陣列 15.4K LUTs 268 IO 1. 8/2.5/3.3V -4 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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