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參數(shù)資料
| 型號： | LFECP33E-5FN672C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 94/163頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 32.8KLUTS 672FPBGA |
| 產(chǎn)品培訓(xùn)模塊： | LatticeECP3 Introduction |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | ECP |
| 邏輯元件/單元數(shù)： | 32800 |
| RAM 位總計： | 434176 |
| 輸入/輸出數(shù)： | 496 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-FPBGA（27x27） |
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2-33
Architecture
LatticeECP/EC Family Data Sheet
Oscillator
Every LatticeECP/EC device has an internal CMOS oscillator which is used to derive a master clock for configura-
tion. The oscillator and the master clock run continuously. The default value of the master clock is 2.5MHz. Table 2-
15 lists all the available Master Clock frequencies. When a different Master Clock is selected during the design pro-
cess, the following sequence takes place:
1.
User selects a different Master Clock frequency.
2.
During configuration the device starts with the default (2.5MHz) Master Clock frequency.
3.
The clock configuration settings are contained in the early configuration bit stream.
4.
The Master Clock frequency changes to the selected frequency once the clock configuration bits are received.
For further information about the use of this oscillator for configuration, please see the list of technical documenta-
tion at the end of this data sheet.
Table 2-15. Selectable Master Clock (CCLK) Frequencies During Configuration
Density Shifting
The LatticeECP/EC family has been designed to ensure that different density devices in the same package have
the same pin-out. Furthermore, the architecture ensures a high success rate when performing design migration
from lower density parts to higher density parts. In many cases, it is also possible to shift a lower utilization design
targeted for a high-density device to a lower density device. However, the exact details of the final resource utiliza-
tion will impact the likely success in each case.
CCLK (MHz)
2.5*
13
45
4.3
15
51
5.4
20
55
6.9
26
60
8.1
30
130
9.2
34
—
10.0
41
—
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 93LC56BT-I/OT | IC EEPROM 2KBIT 3MHZ SOT23-6 |
| 24LC04BT-I/OT | IC EEPROM 4KBIT 400KHZ SOT23-5 |
| 93C46BT/SN | IC EEPROM 1KBIT 2MHZ 8SOIC |
| AMM25DSEI-S243 | CONN EDGECARD 50POS .156 EYELET |
| HCC65DRXS-S734 | CONN EDGECARD 130PS DIP .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LFECP33E-5FN672I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP33E-5Q208C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP33E-5Q208I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP33E-5QN208C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
| LFECP33E-5QN208I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:LatticeECP/EC Family Data Sheet |
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