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參數(shù)資料
| 型號(hào)： | KM416S1021C |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 512K x 16Bit x 2 Banks Synchronous DRAM with SSTL interfacer(512K x 16位 x 2組同步動(dòng)態(tài)RAM（帶SSTL接口）) |
| 中文描述： | 為512k × 16 × 2同步DRAM銀行與薩里衛(wèi)星技術(shù)有限公司interfacer（為512k × 16位× 2組同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器（帶SSTL公司接口）） |
| 文件頁(yè)數(shù)： | 15/41頁(yè) |
| 文件大小： | 573K |
| 代理商： | KM416S1021C |
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CMOS SDRAM
DEVICE OPERATIONS - I
ELECTRONICS
REV. 4 Feb. '98
1) Read interrupted by Read (BL=4)
3. CAS Interrupt (I)
CLK
CMD
ADD
Note 1
RD
RD
A
B
QA
0
QB
1
QB
2
QB
3
QB
0
QA
0
QB
1
QB
2
QB
3
QB
0
tCCD
Note 2
2) Write interrupted by Write (BL=2)
3) Write interrupted by Read (BL=2)
WR
WR
A
B
tCCD Note 2
DA
0
DB
1
DB
0
tCDL
Note 3
CLK
CMD
ADD
DQ
WR
RD
A
B
tCCD Note 2
tCDL
Note 3
DA
0
QB
1
QB
0
DA
0
QB
1
QB
0
DQ(CL2)
DQ(CL3)
*Note :
1. By " Interrupt", It is meant to stop burst read/write by external command before the end of burst.
By "CAS Interrupt", to stop burst read/write by CAS access ; read and write.
2. t
CCD
: CAS to CAS delay. (=1CLK)
3. t
CDL
: Last data in to new column address delay. (=1CLK)
DQ(CL2)
DQ(CL3)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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