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參數(shù)資料
| 型號： | KIT912F634EVME |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 7/339頁 |
| 文件大?。?/td> | 0K |
| 描述： | KIT EVAL FOR MM912F634 |
| 標準包裝： | 1 |
| 類型： | MCU |
| 適用于相關產(chǎn)品： | MM912F634 |
| 所含物品： | 板，線纜，CD |
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Functional Description and Application Information
PWM Control Module (PWM8B2C)
MM912F634
Freescale Semiconductor
104
4.13.4.2.5
Left Aligned Outputs
NOTE
Changing the PWM output mode from left aligned to center aligned output (or vice versa)
while channels are operating can cause irregularities in the PWM output. It is recommended
to program the output mode before enabling the PWM channel.
The PWM timer provides the choice of two types of outputs, left aligned or center aligned. They are selected with the CAEx bits
in the PWMCTL register. If the CAEx bit is cleared (CAEx = 0), the corresponding PWM output will be left aligned.
In left aligned output mode, the 8-bit counter is configured as an up counter only. It compares to two registers, a duty register and
a period register as shown in the block diagram in Figure 26. When the PWM counter matches the duty register the output flip-flop
changes state causing the PWM waveform to also change state. A match between the PWM counter and the period register
resets the counter and the output flip-flop, as shown in Figure 26, as well as performing a load from the double buffer period and
duty register to the associated registers, as described in Section 4.13.4.2.3, “PWM Period and Duty"”. The counter counts from
0 to the value in the period register – 1.
Figure 27. PWM Left Aligned Output Waveform
To calculate the output frequency in left aligned output mode for a particular channel, take the selected clock source frequency
for the channel (A, B, SA, or SB), and divide it by the value in the period register for that channel.
PWMx Frequency = Clock (A, B, SA, or SB) / PWMPERx
PWMx Duty Cycle (high time as a % of period):
— Polarity = 0 (PPOLx = 0)
Duty Cycle = [(PWMPERx-PWMDTYx)/PWMPERx] * 100%
— Polarity = 1 (PPOLx = 1)
Duty Cycle = [PWMDTYx / PWMPERx] * 100%
As an example of a left aligned output, consider the following case:
Clock Source = E, where E = 10 kHz (100 s period)
PPOLx = 0
PWMPERx = 4
PWMDTYx = 1
PWMx Frequency = 10 kHz/4 = 2.5 kHz
PWMx Period = 400 s
PWMx Duty Cycle = 3/4 *100% = 75%
Table 120. PWM Timer Counter Conditions
Counter Clears ($00)
Counter Counts
Counter Stops
When PWMCNTx register written to any value When PWM channel is enabled (PWMEx = 1).
Counts from last value in PWMCNTx.
When PWM channel is disabled (PWMEx = 0)
Effective period ends
PWMDTYx
Period = PWMPERx
PPOLx = 0
PPOLx = 1
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