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參數(shù)資料
| 型號： | ISL51002 |
| 廠商： | Intersil Corporation |
| 英文描述： | 10-Bit Video Analog Front End (AFE) with Measurement and Auto-Adjust Features(具有測量和音頻調(diào)節(jié)功能的10-Bit視頻模擬前端(AFE)) |
| 中文描述： | 10位的測量和自動視頻模擬前端（AFE）調(diào)整功能（具有測量和音頻調(diào)節(jié)功能的10位視頻模擬前端（AFE）的） |
| 文件頁數(shù)： | 6/32頁 |
| 文件大?。?/td> | 360K |
| 代理商： | ISL51002 |
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6
FN6164.2
September 19, 2007
Timing Diagrams
Data Output Setup and Hold Timing
RGB Output Data Timing and Latency
YUV Output Data Timing and Latency
PIXEL DATA
DATACLK
t
HOLD
t
SETUP
DATACLK
PROGRAMMABLE
WIDTH AND POLARITY
ANALOG
VIDEO IN
P
1
P
2
P
3
P
4
P
5
P
6
P
7
P
8
P
0
P
9
D
0
R/G/B[9:0]
HS
OUT
8 DATACLK PIPELINE LATENCY
P
10
P
11
P
12
D
1
D
2
D
3
HSYNC
IN
THE HSYNC EDGE (PROGRAMMABLE LEADING OR TRAILING) THAT THE DPLL IS LOCKED
TO. THE SAMPLING PHASE SETTING DETERMINES ITS RELATIVE POSITION TO THE REST
OF THE AFE’S OUTPUT SIGNALS
DATACLK
PROGRAMMABLE
WIDTH AND POLARITY
ANALOG
VIDEO IN
P
1
P
2
P
3
P
4
P
5
P
6
P
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P
0
P
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HS
OUT
8 DATACLK PIPELINE LATENCY
P
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HSYNC
IN
THE HSYNC EDGE (PROGRAMMABLE LEADING OR TRAILING) THAT THE DPLL IS LOCKED TO.
THE SAMPLING PHASE SETTING DETERMINES ITS RELATIVE POSITION TO THE REST OF THE
AFE’S OUTPUT SIGNALS
DATACLK
G
0
(Y
O
) G
1
(Y
1
) G
2
(Y
2
)
B
0
(U
O
) R
0
(V
0
)
B
2
(U
2
)
G[9:0]
R[9:0]
B[9:0]
G
3
(Y
3
)
R
2
(V
2
)
ISL51002
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