參數(shù)資料
型號(hào)： ICS8534AY-01LFT
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 4/21頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK BUFFER MUX 2:22 64-TQFP
標(biāo)準(zhǔn)包裝： 500
系列： HiPerClockS™
類型： 扇出緩沖器（分配），多路復(fù)用器
電路數(shù)： 1
比率 - 輸入:輸出： 2:22
差分 - 輸入:輸出： 是/是
輸入： CML，HCSL，LVDS，LVHSTL，LVPECL，SSTL
輸出： LVPECL
頻率 - 最大： 500MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-TQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 64-TQFP-EP（10x10）
包裝： 帶卷 (TR)
其它名稱： 8534AY-01LFT
ICS8534AY-01 REVISION B MARCH 28, 2011
12
2011 Integrated Device Technology, Inc.
ICS8534-01 Data Sheet
LOW SKEW, 1-TO-22 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
LVPECL Clock Input Interface
The PCLK /nPCLK accepts LVPECL, CML, SSTL and other
differential signals. Both VSWING and VOH must meet the VPP and
VCMR input requirements. Figures 4A to 4E show interface examples
for the PCLK/nPCLK input driven by the most common driver types.
The input interfaces suggested here are examples only. If the driver
is from another vendor, use their termination recommendation.
Please consult with the vendor of the driver component to confirm the
driver termination requirements.
Figure 4A. PCLK/nPCLK Input Driven by an
Open Collector CML Driver
Figure 4C. PCLK/nPCLK Input Driven by a
3.3V LVPECL Driver
Figure 4E. PCLK/nPCLK Input Driven by an SSTL Driver
Figure 4B. PCLK/nPCLK Input Driven by a
Built-In Pullup CML Driver
Figure 4D. PCLK/nPCLK Input Driven by
a 3.3V LVPECL Driver with AC Couple
PCLK
nPCLK
LVPECL
Input
CML
3.3V
Zo = 50
Zo = 50
3.3V
R1
50
R2
50
R3
125
R4
125
R1
84
R2
84
3.3V
Zo = 50
Zo = 50
PCLK
nPCLK
3.3V
LVPECL
Input
PCLK
nPCLK
LVPECL
Input
SSTL
2.5V
Zo = 60
Zo = 60
2.5V
3.3V
R1
120
R2
120
R3
120
R4
120
PCLK
nPCLK
2.5V
LVPECL
Input
2.5V
Zo = 50
Zo = 50
R1
100
CML Built-In Pullup
R3
84
R4
84
R1
125
R2
125
R5
100 - 200
R6
100 - 200
PCLK
nPCLK
3.3V LVPECL
3.3V
Zo = 50
Zo = 50
3.3V
LVPECL
Input
C1
C2
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PDF描述
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