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參數(shù)資料
| 型號(hào)： | HMS30C7210 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | ARM Based 32-Bit Microprocessor |
| 中文描述： | 基于ARM的32位微處理器 |
| 文件頁數(shù)： | 62/161頁 |
| 文件大?。?/td> | 973K |
| 代理商： | HMS30C7210 |
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HMS30C7110
2003 MagnaChip Semiconductor Ltd. All Rights Reserved
Version 1.5
62
28
0x1
Clock Select for SDRAM Read.
1 : Clock Source = SCLK output
0 : Clock Source = MCLK input
27:24
0x3
Delay for SDRAM Read Clock (0-15ns).
23:21
0x0
Reserved.
20
0x0
Clock Select for SDRAM Write.
1 : Clock Source = SCLK output
0 : Clock Source = MCLK input
19:16
0x3
Delay for SDRAM Write Clock (0-15ns).
15:13
0x0
Reserved
12: 0
0x0
Refresh Interval
This 13-bit field is used to enable refresh and set the refresh period.
When set to zero, refresh cycles are disabled. When set to non-zero,
refresh cycles are enabled, and are requested internally based on this
programmed value. RP and RC control the timing waveform of refresh
cycle. This field is set to zero on the hard reset, so refreshes are disabled
after a hard reset. This field is a one-based number, and is programmed
in CLK period.(1/CLK)
t
REFINT
= (REFINT + 1) /CLK
2.5.2.4.
INIT Control
This register includes init bit.
Table 2.19 INIT Control register
Address :
1908_0018
Bits
Access Default Description
31:1
Reserved.
0
WO
0
INIT
This bit when set invokes an SDRAM power up initialization sequence.
All other fields in this register must be programmed with valid values
before or at the same time init is set. Once the initialization sequence is
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參數(shù)描述 |
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