參數(shù)資料
型號： GCIXP1250-232
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 143/148頁
文件大?。?/td> 1601K
代理商： GCIXP1250-232
Intel
IXP1250 Network Processor
Datasheet
143
4.4
Asynchronous Signal Timing Descriptions
RESET_IN_L
Must remain asserted for 150 ms after VDD and VDDX are stable to properly reset the
IXP1250.
RESET_OUT_LIs asserted for all types of reset (hard, watchdog, and software) and appears on the pin
asynchronously to all clocks.
GPIO[3:0]
Are read and written under software control. When writing a value to these pins, the pins
transition approximately 20 ns after the write is performed. When reading these pins, the signal
is first synchronized to the internal clock and must be valid for at least 20 ns before it is visible
to a processor read.
TXD, RXD
Are asynchronous relative to any device outside the IXP1250.
Figure 80. SDRAM Read-Modify-Write Cycle
A8627-01
SDCLK
RAS_L
CAS_L
WE_L
MADR
MDAT
DQM
Notes:
1. Parameters tRWT, tDPL, tDQZ, tRC, tRRD, tRCD, tRASmin, and tRP programmed into register SDRAM_MEMCTL1
2. CAS Latency value (CASL) = 3 programmed in SDRAM_MEMCTL0
tRCD
tRASmin
Activate
command
Read
command
Write
command
Precharge
command
DQM remains high
during modify
DQM remains high
until next read or
write command
tDQZ
tRWT
tDPL
相關(guān)PDF資料
PDF描述
GCK101 Analog IC
GCK131 Microcontroller
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GCM-4A Fuse
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參數(shù)描述
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