參數(shù)資料
型號： GCIXP1250-232
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 137/148頁
文件大小： 1601K
代理商： GCIXP1250-232
Intel
IXP1250 Network Processor
Datasheet
137
4.3.9.2
SDRAM Bus Signal Timing
Figure 76. SDRAM Bus Signal Timing
Table 51. SDRAM Bus Signal Timing Parameters
1
1. Timing parameters assume that the system uses a zero delay clock buffer for SDCLK before it is distributed to SDRAM.
2. Capacitive loading effects on signal lines are shown in
Table 52
.
3. T
(min) and 166 MHz and 200 MHz T
(min) parameters are tested under 0 pF load best case conditions (Vdd=2.1,
Vddx=3.6, Temp=0 degrees C) at 1.15 nsec with an uncertainty of 0.25 nsec. The parameter specified is guaranteed by design
in a minimally configured system environment.
4. Unlike the SRAM setup timing parameterT
, the T
timings are both what the tester must measure and what the
SDRAM parts will deliver. Increased performance on the SDRAM bus occurs because the data pins only drive one load.
5. Not tested. Guaranteed by design.
Symbol
Parameter
Minimum
(IXP1250 Core
Speed)
Maximum
(IXP1250 Core
Speed)
Unit
166
MHz
200
MHz
232
MHz
166
MHz
200
MHz
232
MHz
T
val
Clock to data output valid delay
2,3
1.25
1.0
0.5
4.5
4.0
3.3
ns
T
ctl
SDCLK to control output valid delay
2,3
1.25
1.0
0.5
4.5
4.0
2.90
ns
T
su
Data input setup time before SDCLK
4
4.25
3.70
3.70
---
---
---
ns
T
h
T
on
5
T
off
5
Data input hold time from SDCLK
1
1
0.75
---
---
---
ns
Float to data driven delay from SDCLK
1.25
1
0.75
---
---
---
ns
Data driven to float delay from SDCLK
---
---
---
3
3
3
ns
A8623-01
T
val(max)
T
su
T
h
T
val(min)
T
on
T
ctl(max)
T
ctl(min)
T
off
SDCLK
MDATA (output)
MDATA_ECC (output)
MDATA (input)
MDATA_ECC (input)
Control Outputs
(RAS_L, CAS_L,
WE_L, DQM, MADR)
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GCJ0335C5C1AR50D 制造商:MURATA 制造商全稱:Murata Manufacturing Co., Ltd. 功能描述:Chip Monolithic Ceramic Capacitors
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