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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 189/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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E
SA(16:0) and LA(23:17) address lines (Note that it is assumed that ISA masters drive SA(19:16) and LA(23:17)
low when accessing I/O devices). PIIX4 also provides PS/2 mouse support via the IRQ12/M signal and
coprocessor functions (FERR# and IGNNE#). The chip selects and X-Bus buffer control lines can be
enabled/disabled via the XBCS Register.
82371AB (PIIX4)
189
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Coprocessor Error Function
This function provides coprocessor error support for the CPU and is enabled via the XBCS Register. FERR# is
tied directly to the coprocessor error signal of the CPU. If FERR# is driven active to PIIX4, an internal IRQ13 is
generated and the INTR output from PIIX4 is driven active. When a write to I/O location F0h is detected, PIIX4
negates IRQ13 (internal to PIIX4) and drives IGNNE# active. IGNNE# remains active until FERR# is driven
inactive. Note, that IGNNE# is not driven active unless FERR# is active.
Mouse Function
When the mouse interrupt function is enabled (via the XBCS Register), the mouse interrupt function is provided
on the IRQ12/M input signal. In this mode, a mouse interrupt generates an interrupt through IRQ12 to the Host
CPU. PIIX4 informs the CPU of this interrupt via an INTR. A read of 60h releases IRQ12. If the mouse interrupt
function is disabled, a read of address 60h has no effect on IRQ12/M. Reads and writes to this register flow
through to the ISA Bus. For additional information, see the IRQ12/M description in the Signal Description.
8.11.
Reset Support
PIIX4 integrates the system reset logic for the system. PIIX4 generates CPURST, PCIRST#, and RSTDRV
during power up (PWROK) and when a hard reset is initiated through the RC register, as well as during certain
power management resume operations.
The following PIIX4 signals interface directly to the processor:
CPURST
INTR
NMI
IGNNE#
SMI#
STPCLK#
SLP#
These signals are open drain. Thus, external logic is not required for interfacing with the processors based on
2.5V technology which do not support 3.3V tolerant input buffers.
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PDF描述 |
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