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參數(shù)資料
| 型號： | FW82371 |
| 廠商： | Intel Corp. |
| 英文描述： | PCI-TO-ISA / IDE XCELERATOR PIIX4 |
| 中文描述： | PCI到的ISA / IDE的XCELERATOR PIIX4 |
| 文件頁數(shù)： | 108/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | FW82371 |
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82371AB (PIIX4)
E
108
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
Bit
Description
5
A20Gate Pass-Through Enable (A20PTEN)—R/W.
1=Enable A20GATE pass-through sequence. 0
(default)=Disable. When enabled, the logic will pass through the following A20GATE command
sequence:
Cycle
Address
Data
Write
64h
D1h
(1 or more) (Starts the Sequence)
Write
60h
xxh
Read
64h
N/A
(0 or more)
Write
64h
FFh
(Standard End of A20GATE Pass-Through Sequence)
Any deviation seen in the above sequence will cause the host controller to immediately exit the
sequence and return to standard operation, performing an I/O trap and generating an SMI# if
appropriate enable bits are set.
When enabled, SMI# will not be generated during the sequence, even if the various enable bits are
set. Note that during a Pass-through sequence, the above status bits will not be set for the
I/O accesses that are part of the sequence.
4
Trap/SMI On IRQ Enable (USBSMIEN)—R/W.
1=Enable SMI# generation on USB IRQ.
0 (default)=Disable.
3
Trap/SMI On 64h Write Enable (64WEN)—R/W.
1=Enable I/O Trap and SMI# generation on port
64h write. 0 (default)=Disable.
2
Trap/SMI On 64h Read Enable (64REN)—R/W.
1=Enable I/O Trap and SMI# generation on port
64h read. 0 (default)=Disable.
1
Trap/SMI On 60h Write Enable (60WEN)—R/W.
1=Enable I/O Trap and SMI# generation on port
60h write. 0 (default)=Disable.
0
Trap/SMI On 60h Read Enable (60REN)—R/W.
1=Enable I/O Trap and SMI# generation on port
60h read. 0 (default)=Disable.
6.1.13.
USBBA—USB I/O SPACE BASE ADDRESS REGISTER (FUNCTION 2)
Address Offset:
Default Value:
Attribute:
20
23h
00h
Read/Write
This register contains the base address of the USB I/O Registers.
Bit
Description
31:16
Reserved.
Hardwired to 0s. Must be written as 0s.
15:5
Index Register Base Address.
Bits [15:5] correspond to I/O address signals AD [15:5],
respectively.
4:1
Reserved.
Read as 0.
0
Resource Type Indicator (RTE)—RO.
This bit is hardwired to 1 indicating that the base address
field in this register maps to I/O space.
相關(guān)PDF資料 |
PDF描述 |
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| FWB150 | 1.5 AMP FAST RECOVERY BRIDGE RECTIFIERS |
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