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參數(shù)資料
| 型號： | FMS7401 |
| 廠商： | Fairchild Semiconductor Corporation |
| 元件分類： | 基準(zhǔn)電壓源/電流源 |
| 英文描述： | Digital Power Controller |
| 中文描述： | 數(shù)字電源控制器 |
| 文件頁數(shù)： | 12/80頁 |
| 文件大?。?/td> | 1535K |
| 代理商： | FMS7401 |
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FMS7401/7401L
PRODUCT SPECIFICATION
12
REV. 1.0.2 6/23/04
Figure 4. External Clock Scheme
1. Refer to the
Device Memory
section of the datasheet for details regarding the Initialization Registers 1.
2. The upper F
frequency (4MHz) is not a standard feature offered on the FMS7401/7401L devices but is available upon request.
3. The ADCNTRL2 register is defined in the
ADC Circuit
section of the datasheet.
4. The PSCALE register is defined in the
PWM Timer 1 Circuit
section of the datasheet.
5. Software must always configure the device’s entire clocking structure (see
Figure 3
and
Figure 4
) while the PWM Timer 1 circuit is off (T1C0=0) and configured in
PWM mode (T1C3=0).
6. The PLL’s F
(FS=0)
output is not affected by the FS[1:0] bit value of the PSCALE register and merely shares the FS[1:0]=00 divide factor.
F
PWMCLK
Digital
C
lock
M
u
lti
p
li
er
(
PLL
)
F
S[1]
F
S[
0
]
Di
v
i
d
e
by
2
PLL
EN
F
S
E
L
F
M
O
D
E
R
E
F
BY
2
Y
A
B
S
e
l
F
R
CLK
2
A
B
S
e
l
Y
A
B
Y
S
e
l
F
I
CLK
F
(
F
S
=
0
)
F
R
CLK
1
F
T
1
CLK
G
1
/
A
I
N
3
(
F
PLL
)
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PDF描述 |
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