參數(shù)資料
型號(hào)： EVAL-ADUC7124QSPZ
廠商： Analog Devices Inc
文件頁(yè)數(shù)： 13/108頁(yè)
文件大小： 0K
描述： BOARD EVALUATION FOR ADUC7124
設(shè)計(jì)資源： EVAL-ADUC7124 Schematic
ADUC7124 Eval Brd Gerber Files
標(biāo)準(zhǔn)包裝： 1
系列： MicroConverter® ADuC7xxx
類型： MCU
適用于相關(guān)產(chǎn)品： ADUC7124
所含物品： 板
ADuC7124/ADuC7126
Data Sheet
Rev. C | Page 12 of 108
Table 7. SPI Slave Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
CS
CS to SCLK edge
200
ns
tSL
SCLK low pulse width
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tDOCS
Data output valid after CS edge
25
ns
tSFS
CS high after SCLK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider.
091
23-
0
33
SCLK
(POLARITY = 0)
CS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MOSI
MSB IN
BIT 6 TO BIT 1
LSB IN
tDHD
tDSU
MSB
BIT 6 TO BIT 1
LSB
tDOCS
tDAV
tDR
tDF
tCS
Figure 6. SPI Slave Mode Timing (Phase Mode = 0)
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PDF描述
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參數(shù)描述
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