參數(shù)資料
型號： EP2S90F1508C3N
廠商： Altera
文件頁數(shù)： 744/768頁
文件大小： 0K
描述： IC STRATIX II FPGA 90K 1508-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計(jì)： 4520488
輸入/輸出數(shù)： 902
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應(yīng)商設(shè)備封裝： 1508-FBGA（30x30）
其它名稱： 544-1921
EP2S90F1508C3N-ND
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Altera Corporation
2–59
May 2007
Stratix II Device Handbook, Volume 1
Stratix II Architecture
Table 2–10 shows the enhanced PLL and fast PLL features in Stratix II
devices.
Table 2–10. Stratix II PLL Features
Feature
Enhanced PLL
Fast PLL
Clock multiplication and division
m/(n × post-scale counter) (1)
m/(n × post-scale counter) (2)
Phase shift
Down to 125-ps increments (3), (4)
Down to 125-ps increments (3), (4)
Clock switchover
vv (5)
PLL reconfiguration
vv
Reconfigurable bandwidth
vv
Spread spectrum clocking
v
Programmable duty cycle
vv
Number of internal clock outputs
6
4
Number of external clock outputs
Three differential/six single-ended
Number of feedback clock inputs
One single-ended or differential
Notes to Table 2–10:
(1)
For enhanced PLLs, m ranges from 1 to 256, while n and post-scale counters range from 1 to 512 with 50% duty
cycle.
(2)
For fast PLLs, m, and post-scale counters range from 1 to 32. The n counter ranges from 1 to 4.
(3)
The smallest phase shift is determined by the voltage controlled oscillator (VCO) period divided by 8.
(4)
For degree increments, Stratix II devices can shift all output frequencies in increments of at least 45. Smaller degree
increments are possible depending on the frequency and divide parameters.
(5)
Stratix II fast PLLs only support manual clock switchover.
(6)
Fast PLLs can drive to any I/O pin as an external clock. For high-speed differential I/O pins, the device uses a data
channel to generate txclkout.
(7)
If the feedback input is used, you lose one (or two, if FBIN is differential) external clock output pin.
(8)
Every Stratix II device has at least two enhanced PLLs with one single-ended or differential external feedback input
per PLL.
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