VCCPD " />
參數(shù)資料
型號： EP2S90F1508C3N
廠商： Altera
文件頁數(shù)： 515/768頁
文件大?。?/td> 0K
描述： IC STRATIX II FPGA 90K 1508-FBGA
產(chǎn)品培訓模塊： Three Reasons to Use FPGA's in Industrial Designs
標準包裝： 7
系列： Stratix® II
LAB/CLB數(shù)： 4548
邏輯元件/單元數(shù)： 90960
RAM 位總計： 4520488
輸入/輸出數(shù)： 902
電源電壓： 1.15 V ~ 1.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 1508-BBGA
供應商設(shè)備封裝： 1508-FBGA（30x30）
其它名稱： 544-1921
EP2S90F1508C3N-ND
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7–10
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
Configuration Features
VCCPD Pins
Stratix II and Stratix II GX devices also offer a new power supply, VCCPD,
which must be connected to 3.3-V in order to power the 3.3-V/2.5-V
buffer available on the configuration input pins and JTAG pins. VCCPD
applies to all the JTAG input pins (TCK, TMS, TDI, and TRST) and the
configuration pins when VCCSEL is connected to ground. Refer to
Table 7–5 for information on the pins affected by VCCSEL.
1
VCCPD must ramp-up from 0-V to 3.3-V within 100 ms. If VCCPD
is not ramped up within this specified time, your Stratix II or
Stratix II GX device will not configure successfully. If your
system does not allow for a VCCPD ramp-up time of 100 ms or
less, you must hold nCONFIG low until all power supplies are
stable.
VCCSEL Pin
The VCCSEL pin selects the type of input buffer used on configuration
input pins and it selects the POR trip point voltage level for VCCIO bank 3
powered by VCCIO3 pins.
1
For more information, refer to Table 7–24 on page 7–105.
The configuration input pins and the PLL_ENA pin (Table 7–5) have a
dual buffer design. These pins have a 3.3-V/2.5-V input buffer and a
1.8-V/1.5-V input buffer. The VCCSEL input pin selects which input
buffer is used during configuration. The 3.3-V/2.5-V input buffer is
powered by VCCPD, while the 1.8-V/1.5-V input buffer is powered by
VCCIO. After configuration, the dual-purpose configuration pins are
powered by the VCCIO pins of the bank in which they reside. Table 7–5
shows the pins affected by VCCSEL.
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