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參數(shù)資料
| 型號(hào)： | EP2S60F672C5 |
| 廠商： | Altera |
| 文件頁(yè)數(shù)： | 471/768頁(yè) |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 60K 672-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計(jì)： | 2544192 |
| 輸入/輸出數(shù)： | 492 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應(yīng)商設(shè)備封裝： | 672-BGA（27x27） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1128 EP2S60F672C5ES |
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6–6
Altera Corporation
Stratix II Device Handbook, Volume 2
January 2008
DSP Block Overview
Figure 6–2 shows the DSP block configured for 18 × 18 multiplier mode.
Figure 6–3 shows the 9 × 9 multiplier configuration of the DSP block.
Figure 6–2. DSP Block in 18 × 18 Mode
Adder/
Subtractor/
Accumulator
1
Adder
Multiplier Block
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
PRN
CLRN
DQ
ENA
Summation
Block
Adder Output Block
Adder/
Subtractor/
Accumulator
2
Q1.15
Round/
Saturate
Q1.15
Round/
Saturate
Q1.15
Round/
Saturate
Q1.15
Round/
Saturate
to MultiTrack
Interconnect
CLRN
DQ
ENA
From the row
interface block
Optional Serial Shift
Register Inputs from
Previous DSP Block
Optional Serial Shift
Register Outputs to
Next DSP Block
in the Column
Optional Input Register
Stage with Parallel Input or
Shift Register Configuration
Optional Pipline
Register Stage
Summation Stage
for Adding Four
Multipliers Together
Optional Stage Configurable
as Accumulator or Dynamic
Adder/Subtractor
Output
Selection
Multiplexer
Q1.15
Round/
Saturate
Q1.15
Round/
Saturate
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 24AA01HT-I/OT | IC EEPROM 1KBIT 400KHZ SOT23-5 |
| 24LC01BT/OT | IC EEPROM 1KBIT 400KHZ SOT23-5 |
| 24C00T/OT | IC EEPROM 128BIT 400KHZ SOT23-5 |
| 445730-3 | CONN D-SUB RCPT HSING 8C8 MIX |
| 207253-2 | CONN D-SUB RECEPT 9POS CRIMP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP2S60F672C5N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F672I4 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F672I4N | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S90 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:1. Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet |
| EP2S90F1020C3 | 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 FPGA - Stratix II 4548 LABs 758 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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