參數(shù)資料
| 型號： | EP2S60F672C5 |
| 廠商： | Altera |
| 文件頁數(shù)： | 195/768頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX II FPGA 60K 672-FBGA |
| 產品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 10 |
| 系列： | Stratix® II |
| LAB/CLB數(shù)： | 3022 |
| 邏輯元件/單元數(shù)： | 60440 |
| RAM 位總計： | 2544192 |
| 輸入/輸出數(shù)： | 492 |
| 電源電壓： | 1.15 V ~ 1.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 672-BBGA |
| 供應商設備封裝： | 672-BGA（27x27） |
| 配用： | 544-1700-ND - DSP KIT W/STRATIX II EP2S60N 544-1697-ND - NIOS II KIT W/STRATIX II EP2S60N |
| 其它名稱： | 544-1128 EP2S60F672C5ES |
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1–10
Altera Corporation
Stratix II Device Handbook, Volume 2
July 2009
Enhanced PLLs
Figure 1–6. Enhanced PLL Ports
Notes to Figure 1–6:
(1)
Enhanced and fast PLLs share this input pin.
(2)
These are either single-ended or differential pins.
(3)
The primary and secondary clock input can be fed from any one of four clock pins located on the same side of the
device as the PLL.
(4)
Can drive to the global or regional clock networks or the dedicated external clock output pins.
(5)
These dedicated output clocks are fed by the C[5..0] counters.
Tables 1–4 and 1–5 describe all the enhanced PLL ports.
clkswitch
scandata
scanclk
pllena
C[5..0]
locked
Physical Pin
clkloss
areset
pfdena
Signal Driven by Internal Logic
Signal Driven to Internal Logic
Internal Clock Signal
scandone
pll_out0p
scandataout
fbin
clkbad[1..0]
(1)
(2), (3)
pll_out0n
pll_out1p
pll_out1n
pll_out2p
pll_out2n
(5)
scanwrite
scanread
(5)
activeclock
inclk0
inclk1
(4)
(2), (3)
Table 1–4. Enhanced PLL Input Signals (Part 1 of 2)
Port
Description
Source
Destination
inclk0
Primary clock input to the PLL.
Pin or another PLL
n counter
inclk1
Secondary clock input to the PLL.
Pin or another PLL
n counter
fbin
External feedback input to the PLL.
Pin
PFD
pllena
Enable pin for enabling or disabling
all or a set of PLLs. Active high.
Pin
General PLL control
signal
clkswitch
Switch-over signal used to initiate
external clock switch-over control.
Active high.
Logic array
PLL switch-over circuit
相關PDF資料 |
PDF描述 |
|---|---|
| 24AA01HT-I/OT | IC EEPROM 1KBIT 400KHZ SOT23-5 |
| 24LC01BT/OT | IC EEPROM 1KBIT 400KHZ SOT23-5 |
| 24C00T/OT | IC EEPROM 128BIT 400KHZ SOT23-5 |
| 445730-3 | CONN D-SUB RCPT HSING 8C8 MIX |
| 207253-2 | CONN D-SUB RECEPT 9POS CRIMP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP2S60F672C5N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F672I4 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S60F672I4N | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 3022 LABs 492 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| EP2S90 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:1. Enhanced Configuration Devices (EPC4, EPC8, and EPC16) Data Sheet |
| EP2S90F1020C3 | 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix II 4548 LABs 758 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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